マルチプロセッサ装置,マルチプロセッサ装置のメモリアクセス方法,データ転送システムにおける送信装置及び受信装置,データ転送システム並びにデータ転送システムのバス制御方法

発明者： , , , , , , , , ,
出願人/特許権者： ,
代理人 (1件)：真田有
公報種別：公開公報
出願番号（国際出願番号）：特願平8-210318
公開番号（公開出願番号）：特開平10-055313
出願日： 1996年08月08日
公開日（公表日）： 1998年02月24日
要約：

【要約】【課題】複数のプロセッサ装置をシステムバスを介して接続したマルチプロセッサ装置において、キャッシュメモリにおけるキャッシュ無効化指令を発行する際に、発行する無効化指令の回数を少なくし、装置の処理時間を短縮させることができるようにする。【解決手段】少なくとも1つ以上のプロセッサ2-1〜2-nを有する複数のプロセッサ群1-1〜1-nと、主記憶メモリ7と、キャッシュメモリ3-1〜3-mと、キャッシュ制御部4-1〜4-mと、ディレクトリメモリ8と、ディレクトリ制御部9とをそなえてなるマルチプロセッサ装置10であって、ディレクトリ制御部9が、ディレクトリメモリ8に記憶されたすべての参照先に対して、キャッシュラインの無効化指令を、キャッシュライン単位に発行する無効化指令発行部9aをそなえるように構成する。

請求項（抜粋）：

少なくとも一つ以上のプロセッサを有する複数のプロセッサ群が第1バスを介して相互に接続されるとともに、上記の各プロセッサ群を構成するプロセッサのそれぞれに第2バスを介して接続されることにより該プロセッサに共有され、各種データを記憶する主記憶メモリと、該プロセッサ毎に設けられ、該主記憶メモリにおける各種データをキャッシュライン単位で記憶するキャッシュメモリと、上記のプロセッサとキャッシュメモリとの間のデータの読み出し/書き込みを制御するキャッシュ制御部と、該主記憶メモリに格納されているデータの該キャッシュメモリ上への登録状態を記憶するディレクトリメモリと、上記のキャッシュメモリ上の値と主記憶メモリ上の値とが同じシェア状態の場合には該キャッシュメモリ上への登録状況を複数のサブラインで構成されるキャッシュライン単位で該ディレクトリメモリに記憶する一方、該プロセッサにより該キャッシュメモリ上の値が書き換えられた場合には該主記憶メモリ上の値を更新せず、また該キャッシュメモリ上の値が最新値であり該主記憶メモリ上の値が旧値であるダーティ状態の場合には該キャッシュメモリの状態及び最新値の保持先をサブライン単位に該ディレクトリメモリに記憶するように制御するディレクトリ制御部とをそなえてなるマルチプロセッサ装置であって、該ディレクトリ制御部が、格納されているデータが最新値でないキャッシュメモリに対して発行される書き込みアクセス、又はあるキャッシュメモリに対するキャッシュオフアクセスのアクセスアドレスを含むキャッシュラインが、前記プロセッサ以外の複数のプロセッサに上記シェア状態で存在する場合において、該ディレクトリメモリに記憶されたすべての参照先に対して、該キャッシュラインの無効化指令を、キャッシュライン単位に発行する無効化指令発行部をそなえて構成されたことを特徴とする、マルチプロセッサ装置。

IPC (2件)：

G06F 12/08 310 , G06F 15/16 350

FI (2件)：

G06F 12/08 310 B , G06F 15/16 350 Z

引用特許：

出願人引用 (8件)

キャッシュコヒーレンス装置
公報種別：公開公報出願番号：特願平7-250527 出願人：富士通株式会社, 株式会社ピーエフユー
特開平4-357541
特開昭63-266560

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審査官引用 (8件)

キャッシュコヒーレンス装置
公報種別：公開公報出願番号：特願平7-250527 出願人：富士通株式会社, 株式会社ピーエフユー
特開平4-357541
特開昭63-266560

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