SOI構造のMOS電界効果トランジスタ及びその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：井上一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-174044
公開番号（公開出願番号）：特開2001-007333
出願日： 1999年06月21日
公開日（公表日）： 2001年01月12日
要約：

【要約】【課題】ゲート電圧が比較的高い条件下で使用される場合であっても、低消費電力にすることが可能なDTMOSを提供することである。【解決手段】ボディ領域(p-領域14、p+領域16)とゲート電極24とは、抵抗部52を介して電気的に接続されている。配線部56の一部分の幅を、配線部56の他の部分の幅より小さくすることにより、配線部56の一部分を抵抗部52としている。ゲート電極24に比較的高電圧が印加されても、ボディ領域とソース領域とで構成されるpn接合に流れる順方向電流は抵抗部52によって制限される。よって、ボディ領域とソース領域との間の電流を低く抑えることができる。この結果、ゲート電圧が比較的高い条件下でMOS電界効果トランジスタを使用しても、消費電力を低くすることができる。

請求項（抜粋）：

SOI基板上に形成されたMOS電界効果トランジスタであって、ソース領域、ドレイン領域、ボディ領域、ゲート電極、ゲート絶縁膜、第1のコンタクト部、第2のコンタクト部及び抵抗部を備え、前記ボディ領域は、前記ソース領域と前記ドレイン領域とによって挟まれており、かつ第1の端部と第2の端部とを有し、前記ゲート電極は、前記ゲート絶縁膜を介して前記ボディ領域上に形成されており、かつ前記第1の端部から前記第2の端部へ向かう方向に延びており、前記第1のコンタクト部は、前記第1の端部側に形成され、前記第1のコンタクト部において、前記ゲート電極と前記ゲート電極へ入力されるゲート信号を伝達するゲート信号配線とが電気的に接続され、前記第2のコンタクト部は、前記第2の端部側に形成され、前記第2のコンタクト部において、前記ゲート電極と前記ボディ領域とが電気的に接続され、前記抵抗部は、前記第2の端部側に形成され、前記ゲート電極と前記ソース領域とは、前記抵抗部を介して電気的に接続されている、SOI構造のMOS電界効果トランジスタ。

Fターム (28件)：

5F110AA01 , 5F110AA09 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110DD22 , 5F110EE03 , 5F110EE05 , 5F110EE09 , 5F110EE36 , 5F110EE37 , 5F110EE44 , 5F110EE45 , 5F110EE48 , 5F110FF02 , 5F110FF23 , 5F110GG28 , 5F110GG29 , 5F110GG32 , 5F110GG34 , 5F110GG52 , 5F110HJ01 , 5F110HJ04 , 5F110HJ13 , 5F110HM17 , 5F110NN62 , 5F110NN66 , 5F110QQ09

引用特許：

審査官引用 (5件)

半導体装置
公報種別：公開公報出願番号：特願平8-059810 出願人：株式会社東芝
特開昭58-143566
特開平3-154380

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