ダイナミック型半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-040025
公開番号（公開出願番号）：特開平8-236718
出願日： 1995年02月28日
公開日（公表日）： 1996年09月13日
要約：

【要約】【目的】ロウデコーダの面積を極力抑えた上でレイアウトルールを緩和することのできるDRAMを提供すること。【構成】マトリクス状に配置されたDRAMセル,複数本のビット線BL,及び複数本のワード線WLにより構成されるメモリセルアレイを有し、かつ選択ワード線にワード線駆動線の電圧を伝達するための駆動用pMOSトラジスタQp1及び非選択ワード線を接地するためのnMOSトランジスタQn1からなるワード線駆動回路11と、アドレスを入力としてワード線駆動回路11の選択を行うデコード回路10とにより構成される複数個のロウデコーダを、有するDRAMにおいて、ロウデコーダにおけるデコード回路10により制御される出力が、ワード線駆動電圧としてワード線駆動回路11のpMOSトランジスタQp1のソースに供給されることを特徴とする。

請求項（抜粋）：

マトリクス状に配置された複数個のダイナミック型メモリセルと、これらのメモリセルと情報のやりとりを行う複数本のビット線と、これらのビット線と交差して配置されメモリセルの選択を行う複数本のワード線とにより構成されるメモリセルアレイを有し、かつワード線駆動電圧が供給されるワード線駆動線と前記メモリセルアレイ内のワード線との間にそれぞれ設けられ、アドレスにより選択されたワード線にワード線駆動線の電圧を伝達するための駆動用pMOSトラジスタ、及び非選択のワード線を接地するためのnMOSトランジスタからなるワード線駆動回路と、ワード線駆動回路を制御するために設けられ、アドレスを入力として所定のワード線に接続されたワード線駆動回路の選択を行うデコード回路とにより構成される複数個のロウデコーダを、有するダイナミック型半導体記憶装置において、前記ロウデコーダにおけるデコード回路により制御される出力が、前記ワード線駆動電圧として前記ワード線駆動回路のpMOSトランジスタのソースに供給されることを特徴とするダイナミック型半導体記憶装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , G11C 11/407

FI (3件)：

H01L 27/10 681 E , G11C 11/34 354 D , H01L 27/10 681 A

引用特許：

審査官引用 (3件)

特開昭64-010498
半導体集積回路装置
公報種別：公開公報出願番号：特願平5-255424 出願人：株式会社沖マイクロデザイン宮崎, 沖電気工業株式会社
ワード線駆動回路
公報種別：公開公報出願番号：特願平5-225095 出願人：日本テキサス・インスツルメンツ株式会社, 株式会社日立製作所

前のページに戻る