特許

J-GLOBAL ID：200903026852684237

MOSFETデバイスおよびその製造方法

発明者： カラナム・バラスブラマンヤム ,  スチーブン・ブルース・ブロドスキ ,  リチャード・アンソニー・コンティ ,  バディー・エル・カレ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-293705
公開番号（公開出願番号）：特開平10-135460
出願日： 1997年10月27日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】 ポスト・ゲート導体(GC)熱サイクル中にドーパント原子がポリシリコン層からWSix層中に移動するのを防ぐこと。【解決手段】 N-井戸がその中に形成されたP-ドープ半導体基板上にMOSFETが形成され、1対の分離領域がN-井戸中に形成され、ゲート酸化物層がN-井戸上に形成される。FETデバイスがN-井戸中にソース領域およびドレイン領域とともに形成され、ゲート酸化物層上に形成されたゲート電極がソース領域およびドレイン領域と整合する。ゲート電極は層のスタックを含む。ポリシリコン層がゲート酸化物層上に形成される。約5nmないし約20nmの厚さを有する窒化タングステン・ドーパント障壁層がポリシリコン層上に形成され、ケイ化タングステン層が窒化タングステン層上に形成される。

請求項（抜粋）：

逆ドープ井戸が中に形成されたドープ半導体基板を備えるMOSFETデバイスであって、1対の分離領域が前記井戸中に形成され、ゲート酸化物層が前記井戸の上に形成され、FETデバイスが前記ゲート酸化物層の上に形成されたゲート電極によって画定され、ソース領域およびドレイン領域が前記ゲート電極に自己整合しかつ前記井戸中に形成され、前記ゲート酸化物層上に形成された前記ゲート電極が前記ソース領域およびドレイン領域に整合し、前記ゲート電極が、前記ゲート酸化物層上に形成されたドープ・ポリシリコン層と、前記ポリシリコン層上に形成された窒化タングステン・ドーパント障壁層と、前記ドーパント障壁層上に形成されたケイ化タングステン層とのスタックを含むことを特徴とするMOSFETデバイス。

IPC (3件)：

H01L 29/78 ,  H01L 29/43 ,  H01L 21/336

FI (3件)：

H01L 29/78 301 G ,  H01L 29/46 D ,  H01L 29/78 301 P

引用特許：

審査官引用 (4件)

• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平6-057972   出願人：株式会社東芝
• 特開平1-094664
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平4-329130   出願人：三菱電機株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-240663   出願人：ソニー株式会社