特許

J-GLOBAL ID：200903027207654524

駆動回路

発明者： 金成 俊明 ,  瀬尾 護
出願人/特許権者： 三菱電機株式会社
代理人 (3件)： 河宮 治 ,  山田 卓二 ,  中野 晴夫
公報種別：公開公報
出願番号（国際出願番号）：特願2004-200127
公開番号（公開出願番号）：特開2006-025071
出願日： 2004年07月07日
公開日（公表日）： 2006年01月26日
要約：

【課題】 IGBTのゲートに印加される電圧をVccに近づけ、IGBTのスイッチング損失を抑えることができる駆動回路を提供する。【解決手段】 駆動回路が、電源電位にドレインが接続された第1のNチャネルMOSと、接地電位にソースが接続された第2のNチャネルMOSと、第1のNチャネルMOSのソースと第2のNチャネルMOSのドレインとに接続された出力部と、第1のNチャネルMOSのゲートと第2のNチャネルMOSのゲートとに接続された入力部とを有し、第1のNチャネルMOSと第2のNチャネルMOSとが交互にオン状態になるCMOSを有する駆動回路が、出力部に接続されたトランジスタのゲート電圧を制御する。電源電位と出力部との間に、第1のNチャネルMOSがオン状態になった場合に、オン状態となる素子を備える。【選択図】図1

請求項（抜粋）：

電源電位にドレインが接続された第1のNチャネルMOSと、接地電位にソースが接続された第2のNチャネルMOSと、該第1のNチャネルMOSのソースと該第2のNチャネルMOSのドレインとに接続された出力部と、該第1のNチャネルMOSのゲートと該第2のNチャネルMOSのゲートとに接続された入力部とを有し、該第1のNチャネルMOSと該第2のNチャネルMOSとが交互にオン状態になるCMOSで、該出力部に接続されたトランジスタのゲート電圧を制御する駆動回路であって、 該電源電位と該出力部との間に、該第1のNチャネルMOSがオン状態になった場合に、オン状態となる素子を備えたことを特徴とする駆動回路。

IPC (4件)：

H03K 17/10 ,  H02M 1/08 ,  H03K 17/56 ,  H03K 17/687

FI (4件)：

H03K17/10 ,  H02M1/08 A ,  H03K17/56 Z ,  H03K17/687 F

Fターム (25件)：

5H740AA05 ,  5H740BA11 ,  5H740BC01 ,  5J055AX07 ,  5J055BX16 ,  5J055DX09 ,  5J055DX22 ,  5J055DX56 ,  5J055DX72 ,  5J055DX82 ,  5J055EX02 ,  5J055EX07 ,  5J055EY01 ,  5J055EY17 ,  5J055EY21 ,  5J055EZ07 ,  5J055EZ22 ,  5J055FX05 ,  5J055FX18 ,  5J055FX19 ,  5J055FX35 ,  5J055FX36 ,  5J055GX01 ,  5J055GX04 ,  5J055GX05

引用特許：

出願人引用 (2件)

• MOSゲート形素子の駆動回路
  公報種別：公開公報   出願番号：特願平9-254417   出願人：富士電機株式会社
• 電圧駆動形半導体素子のゲート駆動回路
  公報種別：公開公報   出願番号：特願2001-391701   出願人：富士電機株式会社

審査官引用 (3件)

• 特開昭62-038615
  
• データ出力回路
  公報種別：公開公報   出願番号：特願平5-080867   出願人：株式会社東芝
• 特開昭62-038615