特許

J-GLOBAL ID：200903027250432500

薄膜半導体装置、その製造方法及び表示装置

発明者： 寺島 秀信
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2001-012694
公開番号（公開出願番号）：特開2002-217418
出願日： 2001年01月22日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】 製造工程の増加を最小限に抑えながらも、微細化に適した所望の特性を有する容量素子を薄膜トランジスタと共に同一基板上に形成可能な薄膜半導体装置、その製造方法及びこれを用いた表示装置を提供する。【解決手段】 基板1上に薄膜トランジスタ21と容量素子22とを設けてなる薄膜半導体装置において、薄膜トランジスタ21のゲート電極3aと容量素子22の下部電極3bとは、共通の金属材料からなる第1導電膜をパターニングしたものであり、容量素子22の誘電膜13は薄膜トランジスタ21のゲート絶縁膜5層をエッチングしてなる第1コンタクトホール11の底面に露出させた下部電極3b上に設けられ、薄膜トランジスタ21の半導体薄膜層7に接続される電極配線17aと、容量素子22の上部電極17bとは、共通の金属材料からなる第2導電膜をパターニングしたものである。

請求項（抜粋）：

基板上に薄膜トランジスタと容量素子とを設けてなる薄膜半導体装置において、前記薄膜トランジスタのゲート電極と前記容量素子の下部電極とは、共通の第1導電膜からなり、前記容量素子の誘電膜は、前記薄膜トランジスタのゲート絶縁膜とは異なる材料膜からなると共に、前記下部電極を底面とするコンタクトホールの内壁を覆う状態で設けられ、前記薄膜トランジスタの半導体薄膜層に接続される電極配線と前記容量素子の上部電極とは、共通の第2導電膜からなることを特徴とする薄膜半導体装置。

IPC (4件)：

H01L 29/786 ,  H01L 21/336 ,  G09F 9/30 338 ,  G09F 9/30 365

FI (3件)：

G09F 9/30 338 ,  G09F 9/30 365 Z ,  H01L 29/78 612 D

Fターム (28件)：

5C094AA13 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA14 ,  5C094EA04 ,  5C094EA07 ,  5C094FB19 ,  5C094GB10 ,  5F110AA16 ,  5F110BB01 ,  5F110CC05 ,  5F110CC08 ,  5F110DD02 ,  5F110DD03 ,  5F110EE06 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110GG45 ,  5F110HL03 ,  5F110NN02 ,  5F110NN72

引用特許：

審査官引用 (3件)

• アクティブマトリックス型液晶表示装置
  公報種別：公開公報   出願番号：特願平11-181949   出願人：アルプス電気株式会社
• 特開平4-333828
  
• アクティブマトリックス方式TFT-LCDおよびその製造方法
  公報種別：公開公報   出願番号：特願平6-057803   出願人：三洋電機株式会社