特許
J-GLOBAL ID：200903027619513585
同期型DRAM
発明者：
出願人/特許権者：
代理人 (1件)：
平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-210259
公開番号（公開出願番号）：特開平9-063264
出願日： 1995年08月18日
公開日（公表日）： 1997年03月07日
要約：
【要約】【課題】入出力動作を外部クロックに同期させて行うSDRAMに関し、バースト長をフルコラムとする場合であっても、バースト動作終了後にビット線のプリチャージを自動的に行わせることができるようにし、CPUとの間のデータ転送の効率化を図る。【解決手段】バースト長がフルコラムに設定されている場合においても、バーストモードへのエントリの際に、アドレス信号A10をHレベルとする場合には、バースト・ストップ・コマンド(BSTP)が入力された場合、バーストモード終了後、ビット線のプリチャージを行わせる。
請求項（抜粋）：
セルが接続されたデータ伝送路をなすビット線のプリチャージを行うビット線プリチャージ回路と、前記ビット線のプリチャージの要求があった場合には、前記ビット線プリチャージ回路に前記ビット線のプリチャージを行わせる第1の制御回路と、外部から入力されるコマンドを認識して、前記第1の制御回路に対して前記ビット線のプリチャージの要求を行う第2の制御回路とを有してなる同期型DRAMにおいて、前記第2の制御回路は、バースト長がフルコラムに設定されている場合においても、バーストモードへのエントリの際に、前記ビット線のオートプリチャージを要求するか否かの選択を受け付け、前記バーストモードへのエントリが前記ビット線のオートプリチャージを要求するものである場合には、前記バーストモードの終了後に前記ビット線のプリチャージが行われるように、前記第1の制御回路に対して前記ビット線のプリチャージの要求を行うように構成されていることを特徴とする同期型DRAM。
IPC (2件)：
G11C 11/401
, G11C 11/409
G11C 11/34 362 C
, G11C 11/34 353 F
