特許
J-GLOBAL ID：200903027799933455
半導体試験装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平9-359483
公開番号（公開出願番号）：特開平11-190760
出願日： 1997年12月26日
公開日（公表日）： 1999年07月13日
要約：
【要約】【課題】伝送線路端におけるタイミング・キャリブレーションを可能にしてピン間タイミング精度を一層向上可能なタイミング・キャリブレーションを実現する半導体試験装置を提供する。【解決手段】被試験デバイスと電気的にコンタクトするコンタクト端におけるピン間のタイミングを各々同一タイミングにキャリブレーションする半導体試験装置において、DUTに代えて装着コンタクトされ、第1に、基準となるコンパレータピンとキャリブレーション対象のドライバピン間を所定同一配線遅延量の配線でショート接続する所定個数のショートDUTと、第2に、基準となるドライバピンとキャリブレーション対象のコンパレータピン間を所定同一配線遅延量の配線でショート接続する所定個数のショートDUTを具備する半導体試験装置。
請求項（抜粋）：
被試験デバイス(DUT)と電気的にコンタクトするコンタクト端におけるピン間のタイミングを各々同一タイミングにキャリブレーションする半導体試験装置において、DUTに代えて装着コンタクトされ、第1に、基準となるコンパレータピンとキャリブレーション対象のドライバピン間を所定同一配線遅延量の配線でショート接続する所定個数のショートDUTと、第2に、基準となるドライバピンとキャリブレーション対象のコンパレータピン間を所定同一配線遅延量の配線でショート接続する所定個数のショートDUTと、を具備することを特徴とする半導体試験装置。
IPC (2件)：
FI (2件)：
G01R 31/28 H
, G01R 31/28 R
