特許
J-GLOBAL ID：200903028115128725

半導体集積回路装置

発明者：
志波 和佳

志波 和佳 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平10-039722
公開番号（公開出願番号）：特開平11-224495
出願日： 1998年02月05日
公開日（公表日）： 1999年08月17日
要約：
【要約】【課題】 動作の高速化を実現した階層ビット線構造の不揮発性メモリ、製造工程を増加させることなく、読み出し動作の高速化を可能にした階層ビット線構造の不揮発性メモリを備えた半導体集積回路装置を提供する。【解決手段】 階層ビット線構造の一括消去型不揮発性メモリにおいて、階層ビット線を構成する複数の副ビット線の各々をゲート絶縁膜が薄く形成されて読み出し動作のみに用いられる第1の選択MOSFETと、ゲート絶縁膜を厚く形成されて少なくとも書き込み動作に用いられる第2の選択MOSFETを介して対応する主ビット線に接続するとともに、書き込み動作のときに上記第1の選択MOSFETのゲート絶縁膜にはその耐圧を超えるような高電圧が印加されないようにドレイン又はゲートに所定のバイアス電圧を供給する。
請求項（抜粋）：
分割されてなる複数の副ビット線と複数のワード線との交点に複数の不揮発性メモリセルが配置され、かつ上記副ビット線の各々が第1と第2の選択MOSFETを介してそれに対応された主ビット線に共通に接続されてなるメモリアレイを含み、上記第1の選択MOSFETのゲート絶縁膜を薄く形成して読み出し動作のみに用い、第2の選択MOSFETのゲート絶縁膜を厚く形成して少なくとも書き込み動作に用い、かつ、かかる書き込み動作のときに上記第1の選択MOSFETのゲート絶縁膜にはその耐圧を超えるような高電圧が印加されないようにドレイン又はゲートに所定のバイアス電圧を供給するようにしてなる一括消去型不揮発性メモリを備えてなることを特徴とする半導体集積回路装置。
IPC (6件)：
G11C 16/06 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
G11C 17/00 634 A ,  G11C 17/00 621 A ,  H01L 27/10 434 ,  H01L 29/78 371
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM