特許
J-GLOBAL ID：200903028220230101
テキスチャーマッピング回路
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-204046
公開番号（公開出願番号）：特開平10-021414
出願日： 1996年06月28日
公開日（公表日）： 1998年01月23日
要約：
【要約】【目的】テキスチャーマッピングにおいて、双3次相関関数等によるテキスチャーパターンのマッピング面への拡大あるいは縮小に伴う補間計算の高速演算回路によるリアルタイム表示【構成】テキスチャーアドレス発生回路1で、テキスチャーパターンをキャシュメモリ2から読みだし、キャシュミス検出回路4がキャシュミスを検出すると外部メモリ3から該当データをロードするための回路構成と、双3次関数による補間回路4を用いて、原始パターンの高速拡大および縮小変換演算回路を構成する。
請求項（抜粋）：
テキスチャーマツピングパターンの読みだしアドレスを決定する少なくとも2組以上のテキスチャーアドレスプロセッサと、テキスチャーパターンの一部あるいは全てを記憶するキャシュメモリおよびマッピング面の拡大縮小に対応するテキスチャーパターンのスケーリング回路から構成される回路において、キャシュメモリはm行n列(m,n≧2)の2次元画素配列(以下UV座標とする)を単位とする複数のキャシュメモリブロックで構成すると共に、これらキャシュメモリブロックに対するキャシュミス検出回路を有する手段と、キャシュミスの検出には、前記それぞれのテキスチャーアドレスプロセッサからのキャシュメモリ読みだしアドレス(以下UVアドレスという)を中心に、隣接する少なくともUV座標それぞれ2画素以上の2次元領域を定め、この領域に含まれるメモリブロックアドレスをレジスタにラッチすると共に、テキスチャーアドレスプロセッサのアドレス更新毎に前記レジスタの入出力値を比較し、不一致が生じると、他のテキスチャーアドレスプロセッサがもつレジスタとの比較を同時に行って、一致するものがなければキャシュミスとして外部メモリから所定のキャシュブロックに原始パターンをロードする手段と、不要キャシュブロックを検出する手段において、キャシュメモリブロックにはそれぞれ該当するブロックアドレスを記憶するブロックレジスタを設け、このレジスタ毎に、前記全てのテキスチャーアドレスプロセッサのブロックアドレス出力とをそれぞれ比較して、全てが不一致となるブロックレジスタがある場合、このキャシュメモリブロックは不要ブロックと見なして、そのブロックに、要求する原始パターンを画像メモリからロードする手段を持つテキスチャーマッピング回路。
IPC (5件)：
G06T 11/00
, G06T 3/40
, G06T 15/00
, G09G 5/36 520
, G09G 5/36 530
G06F 15/72 350
, G09G 5/36 520 J
, G09G 5/36 530 G
, G06F 15/66 355 C
, G06F 15/72 450 A
出願人引用 (6件)
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審査官引用 (3件)
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