特許

J-GLOBAL ID：200903028366441694

半導体装置および半導体装置の製造方法

発明者： 平井 浩之 ,  福岡 義孝
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-290547
公開番号（公開出願番号）：特開平10-135275
出願日： 1996年10月31日
公開日（公表日）： 1998年05月22日
要約：

【要約】【課題】 半導体素子チップのフェイスダウン実装による信頼性の高い半導体装置および半導体装置の製造方法の提供。【解決手段】 半導体装置は、接続パッド9面にIn合金系バンプ層10が設けられている回路基板8と、前記In合金系バンプ10層に取りだし電極12面に設けたAuバンプ層13を接続・実装された半導体素子チップ11とを備え、かつIn合金系バンプ層10およびAuバンプ層13の接合面が拡散によってIn-Au合金層14化していることを特徴とする。製造方法は、接続パッド9面にIn合金系バンプ13が設けられている回路基板8に、取りだし電極12面にAuバンプ13が設けられた半導体素子チップ11を位置合わせ配置する工程と、前記半導体素子チップ11を回路基板8に押圧してAuバンプ13の先端側をIn合金系バンプ10に圧入・一体化させる工程と、前記圧入・一体化の後、加熱処理して、Auバンプ13およびIn合金系バンプ10の接合面領域におけるAu-In拡散層14の形成を助長する工程とを有することを特徴とする。

請求項（抜粋）：

接続パッド面にIn合金系バンプ層が設けられている回路基板と、前記回路基板のIn合金系バンプ層に、取りだし電極面に設けたAuバンプ層を接続・実装させた半導体素子チップとを備えた半導体装置であって、前記In合金系バンプ層およびAuバンプ層の接続面が拡散によってIn-Au合金層化していることを特徴とする半導体装置。

IPC (2件)：

H01L 21/60 311 ,  H01L 21/321

FI (3件)：

H01L 21/60 311 S ,  H01L 21/92 602 R ,  H01L 21/92 603 A

引用特許：

審査官引用 (4件)

• 基板の接続構造及びその接続方法
  公報種別：公開公報   出願番号：特願平6-206427   出願人：日本電気株式会社
• 基板接続方法
  公報種別：公開公報   出願番号：特願平6-317159   出願人：日本電気株式会社
• 特開平2-305442
  
• 特開平2-305442