特許
J-GLOBAL ID:200903028516447874

エラー訂正処理装置の制御方法、エラー訂正処理装置及び訂正処理能力制御回路

発明者:
出願人/特許権者:
代理人 (1件): 恩田 博宣
公報種別:公開公報
出願番号(国際出願番号):特願平10-354462
公開番号(公開出願番号):特開2000-181635
出願日: 1998年12月14日
公開日(公表日): 2000年06月30日
要約:
【要約】【課題】訂正前データと訂正後データを記憶するメモリの規模を小さくでき、オーバーフローの発生を未然に防止することができる訂正処理能力制御回路を提供することにある。【解決手段】 訂正処理能力制御回路25は、負荷検出回路37と能力制御回路38を有している。負荷検出回路37はエラー訂正処理回路部24にかかる負荷を検出する。能力制御回路38は、その負荷検出回路37が検出した負荷に応じてエラー訂正処理回路部24の訂正処理速度を決めるクロック信号CLKの周期を変更して出力する。
請求項(抜粋):
訂正前データを入力しエラー訂正処理した後、そのエラー訂正を行った訂正前データを訂正後データとして出力するエラー訂正処理装置の制御方法において、前記エラー訂正処理装置にかかる負荷に応じて訂正処理速度を変更するようにしたことを特徴とするエラー訂正処理装置の制御方法。
IPC (3件):
G06F 3/06 305 ,  G11B 20/18 512 ,  G11B 20/18 520
FI (3件):
G06F 3/06 305 F ,  G11B 20/18 512 E ,  G11B 20/18 520 E
Fターム (3件):
5B065BA03 ,  5B065EA03 ,  5B065EA36
引用特許:
審査官引用 (3件)

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