特許
J-GLOBAL ID：200903028636477041
不揮発性半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平8-311534
公開番号（公開出願番号）：特開平10-154802
出願日： 1996年11月22日
公開日（公表日）： 1998年06月09日
要約：
【要約】【課題】 メモリセル側でデータの書込みあるいは消去の際に印加するバイアスの上昇を招くことなく、周辺回路側では高耐圧系トランジスタの絶縁耐圧を高めることが可能となる不揮発性半導体記憶装置の製造方法の提供。【解決手段】 周辺回路領域31における半導体基板11上に第3のゲート絶縁膜3を介して形成された第1のポリシリコン導電層32について、ゲート電極状にパターニングした後酸化雰囲気下熱処理を施すことでゲートバーズビーク3aを形成し、引き続いて第1のポリシリコン導電層32とこの上方に積層した第2のポリシリコン導電層をメモリセルアレイ領域31で加工して積層ゲート構造を得る。
請求項（抜粋）：
半導体基板上にメモリセルアレイ領域及び周辺回路領域がそれぞれ画定されてなる不揮発性半導体記憶装置の製造方法であって、前記半導体基板のメモリセルアレイ領域及び周辺回路領域上に絶縁膜を成膜する工程と、前記絶縁膜上に第1の導電層を形成する工程と、前記第1の導電層をパターニングして前記周辺回路領域でゲート電極状に加工する工程と、前記第1の導電層のパターニング後酸化雰囲気下前記第1の導電層に対して熱処理を施す工程と、前記半導体基板のメモリセルアレイ領域及び周辺回路領域で第2の導電層を前記第1の導電層上方に積層する工程と、前記半導体基板のメモリセルアレイ領域で前記第1及び第2の導電層をパターニングして所望の形状に加工する工程と、前記半導体基板の周辺回路領域で前記第2の導電層を除去する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
IPC (4件)：
H01L 27/115
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 29/78 371
