特許
J-GLOBAL ID：200903028717381324
半導体チップの電源配線設計方法、およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
発明者：
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出願人/特許権者：
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代理人 (1件)：
酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2000-225600
公開番号（公開出願番号）：特開2002-041590
出願日： 2000年07月26日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】 半導体チップ上に論理確定機能ブロックおよび論理未確定機能ブロックを配置し、それらに対して最適な電源配線の設計をすること。【解決手段】 論理未確定機能ブロックの動作周波数、動作率、使用電源電圧、ゲート数、周囲温度、電流密度より求まる消費電力情報に基づき、論理未確定機能ブロック内に必要な電源配線幅を求め、それを用いて論理未確定機能ブロックの面積を決め、また上位階層において、論理確定機能ブロックおよび論理未確定機能ブロックの間に電源配線を仮配線する。そして、論理未確定機能ブロックの電源端子に電流源が接続されると仮定して論理未確定機能ブロック内の電源配線の抵抗網を作成し、その局部的な抵抗網を用いて上位階層の電源配線全体の抵抗網を作成し、それを解析して電源配線の最適な線幅を決定し、その線幅に基づき上位階層の電源配線の再配線をおこなう。
請求項（抜粋）：
一部または全部の論理が未確定の論理未確定機能ブロックで使われるセルの予想エリアおよび予想消費電力の情報を取得する工程と、前記情報に基づいて、前記論理未確定機能ブロックの面積を決定する工程と、半導体チップ上にすべての論理が確定済みの論理確定機能ブロックを配置する工程と、前記論理確定機能ブロックが配置された前記半導体チップの空き領域に合わせて、面積が決まった前記論理未確定機能ブロックの形状を決定する工程と、形状が決まった前記論理未確定機能ブロックの電源端子位置を決定する工程と、前記半導体チップの空き領域に、電源端子位置が決まった前記論理未確定機能ブロックを配置する工程と、前記半導体チップ上に配置された前記論理確定機能ブロックおよび前記論理未確定機能ブロックの間に電源配線を仮配線する工程と、前記仮配線した電源配線の抵抗網を解析して前記電源配線の線幅を決定し、その線幅に基づいて電源配線を再配線する工程と、を含むことを特徴とする半導体チップの電源配線設計方法。
IPC (3件)：
G06F 17/50 658
, G06F 17/50
, H01L 21/82
G06F 17/50 658 K
, G06F 17/50 658 T
, H01L 21/82 L
, H01L 21/82 C
5B046AA08
, 5B046BA05
, 5B046BA06
, 5F064DD02
, 5F064DD26
, 5F064EE02
, 5F064EE06
, 5F064EE10
, 5F064EE52
, 5F064HH06
, 5F064HH12
