特許
J-GLOBAL ID：200903029101325940

半導体装置およびその製造方法

発明者：
生田目 俊秀

生田目 俊秀 について

, 
門島 勝

門島 勝 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2005-090591
公開番号（公開出願番号）：特開2006-278376
出願日： 2005年03月28日
公開日（公表日）： 2006年10月12日
要約：
【課題】 ハフニウム系高誘電体材料からなるゲート絶縁膜を用いたCMOSトランジスタのしきい値電圧を最適化する。【解決手段】 nMOSトランジスタとpMOSトランジスタのゲート絶縁膜は、HfOX膜と、HfOX膜上に形成されたHfAlOX膜とを含んでいる。このとき、HfAlOX膜とゲート電極との界面には、ゲート電極を構成するn型多結晶シリコン膜中のシリコン原子と、HfAlOX膜中のHf原子との結合(Hf-Si結合)およびn型多結晶シリコン膜中のシリコン原子と、HfAlOX膜中のAl原子との結合(Al-O-Si結合)が生成する。そこで、HfAlOX膜中のAl濃度を変えることによって、n型多結晶シリコンの仕事関数とp型多結晶シリコンの仕事関数とがミッドギャップ(MOSトランジスタのしきい値電圧=0)を挟んで対称となるように制御する。【選択図】 図4
請求項（抜粋）：
単結晶シリコンからなる半導体基板の主面の第1領域にnチャネル型MOSトランジスタが形成され、前記主面の第2領域にpチャネル型MOSトランジスタが形成された半導体装置であって、 前記nチャネル型MOSトランジスタおよび前記pチャネル型MOSトランジスタのそれぞれは、シリコン原子の伝導帯と荷電子帯との中間に位置するエネルギー準位を挟んで、前記伝導帯側にシリコン結合の準位を有する第1元素と、前記荷電子帯側にシリコン結合の準位を有する第2元素とを含んだ第1誘電体膜を備えたゲート絶縁膜、およびシリコンを含んだ導電体膜を備えたゲート電極を有し、 前記第1誘電体膜と前記導電体膜とは、互いに接するように積層され、 前記導電体膜と接する界面およびその近傍における前記第1誘電体膜中の前記第1元素と前記第2元素との割合は、前記nチャネル型MOSトランジスタのしきい値電圧と前記pチャネル型MOSトランジスタのしきい値電圧とが、前記中間に位置するエネルギー準位を挟んでほぼ対称となるように制御されていることを特徴とする半導体装置。
IPC (8件)：
H01L 27/092 ,  H01L 21/823 ,  H01L 21/28 ,  H01L 21/283 ,  H01L 29/417 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/768
FI (7件)：
H01L27/08 321D ,  H01L21/28 301A ,  H01L21/28 301S ,  H01L21/283 C ,  H01L29/50 M ,  H01L29/58 G ,  H01L21/90 C
Fターム (44件)：
4M104AA01 ,  4M104BB01 ,  4M104BB18 ,  4M104BB21 ,  4M104BB22 ,  4M104CC01 ,  4M104CC05 ,  4M104DD08 ,  4M104DD16 ,  4M104DD43 ,  4M104DD55 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104GG10 ,  4M104HH20 ,  5F033HH04 ,  5F033HH08 ,  5F033HH25 ,  5F033JJ19 ,  5F033KK01 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ37 ,  5F033RR03 ,  5F033RR04 ,  5F033SS00 ,  5F033VV06 ,  5F033WW04 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BB17 ,  5F048BC06 ,  5F048BE03 ,  5F048BF07 ,  5F048BF11 ,  5F048BF16 ,  5F048DA25
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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