半導体装置の製造方法

発明者： ,
出願人/特許権者：
代理人 (8件)：前田弘 , 小山廣毅 , 竹内宏 , 嶋田高久 , 竹内祐二 , 今江克実 , 手島勝 , 藤田篤史
公報種別：公開公報
出願番号（国際出願番号）：特願2002-332005
公開番号（公開出願番号）：特開2004-165555
出願日： 2002年11月15日
公開日（公表日）： 2004年06月10日
要約：

【課題】シリコン基板が受けるダメージを最小限度に抑制しつつ、高誘電体材料膜を効率良くパターニングできるようにする。【解決手段】シリコン基板10の上に高誘電体材料膜14を堆積した後、該高誘電体材料膜14の上に導電膜15を堆積する。導電膜15に対して選択的にドライエッチングを行なって、導電膜15よりなるゲート電極15Aを形成する。高誘電体材料膜14に対して、高誘電体材料膜14の最大値が1nm以下であり且つ高誘電体材料膜14が残存する状態になるまで選択的にドライエッチングを行なった後、高誘電体材料膜14に対して選択的にウェットエッチングを行なって、高誘電体材料膜14よりなるゲート絶縁膜14Aを形成する。【選択図】図1

請求項（抜粋）：

シリコン基板上に高誘電体材料膜を堆積した後、前記高誘電体材料膜の上に導電膜を堆積する工程と、前記導電膜に対して選択的にドライエッチングを行なって、前記導電膜よりなるゲート電極を形成する工程と、前記高誘電体材料膜に対して選択的にドライエッチングを行なった後、残存する前記高誘電体材料膜をウェットエッチングにより除去することにより、前記高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L29/78 , H01L21/28 , H01L21/3065 , H01L21/8238 , H01L27/092 , H01L29/423 , H01L29/49

FI (5件)：

H01L29/78 301G , H01L21/28 E , H01L27/08 321D , H01L29/58 G , H01L21/302 100

Fターム (70件)：

4M104BB02 , 4M104BB06 , 4M104BB13 , 4M104BB14 , 4M104BB16 , 4M104BB17 , 4M104BB18 , 4M104BB30 , 4M104BB31 , 4M104BB32 , 4M104BB33 , 4M104BB36 , 4M104CC05 , 4M104DD65 , 4M104DD67 , 4M104DD72 , 4M104EE03 , 4M104EE16 , 4M104FF13 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 4M104HH20 , 5F004AA02 , 5F004AA06 , 5F004DA00 , 5F004DA01 , 5F004DA04 , 5F004DA26 , 5F004DB13 , 5F004EA07 , 5F004EA10 , 5F048AA09 , 5F048AB03 , 5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BB04 , 5F048BB08 , 5F048BB09 , 5F048BB10 , 5F048BB11 , 5F048BB12 , 5F048BE03 , 5F048BG12 , 5F140AA00 , 5F140AA24 , 5F140AA26 , 5F140AA39 , 5F140AB03 , 5F140BA01 , 5F140BD11 , 5F140BE09 , 5F140BE13 , 5F140BE16 , 5F140BE17 , 5F140BF01 , 5F140BF05 , 5F140BF07 , 5F140BF10 , 5F140BF11 , 5F140BF17 , 5F140BG22 , 5F140BG27 , 5F140BG37 , 5F140BG38 , 5F140BG39 , 5F140BG58 , 5F140CB01 , 5F140CB08

引用特許：

審査官引用 (9件)

特開昭61-280620
半導体装置の製造方法
公報種別：公開公報出願番号：特願2000-267101 出願人：株式会社日立製作所
半導体装置の製造方法
公報種別：公開公報出願番号：特願平9-002835 出願人：松下電子工業株式会社

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引用文献：

審査官引用 (2件)

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