特許
J-GLOBAL ID：200903029789349626
クロックフォワードシステムI/Oのための効率的なクロック開始および停止装置
発明者：
,
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：公表公報
出願番号（国際出願番号）：特願2002-520057
公開番号（公開出願番号）：特表2004-506975
出願日： 2001年05月09日
公開日（公表日）： 2004年03月04日
要約：
クロックフォワードシステムI/Oのための効率的なクロック開始および停止装置である。装置は、データソースからの入来データを受信するように結合されるバッファ(205)を含み得る。バッファは、データソースが提供する第1のクロック信号(110)によってクロックされる。バッファは、第1のクロック信号に応答して、入来データを複数のシーケンシャルラインに記憶するように構成される。バッファはさらに、複数のビットを複数の占有ビットレジスタ(206)に記憶するように構成され得る。複数の占有ビットレジスタの各々は、データがバッファ内の対応するシーケンシャルライン内に存在することを示す。装置はさらに、バッファに結合され、かつ第2のクロック信号を提供するように構成されたクロックゲート回路(250)を含み得る。クロックゲート回路はさらに、有効データがバッファ内に存在する場合には第2のクロック信号を開始し、データがバッファ内に存在しない場合には第2のクロック信号を停止するように、構成され得る。
請求項（抜粋）：
クロックフォワードI/Oシステム内でクロックを開始および停止するための装置であって、前記装置は、
データソースからの入来データを受信するように結合されるバッファ(205)を含み、前記バッファは、前記データソースが提供する第1のクロック信号(110)によってクロックされ、前記バッファは、前記第1のクロック信号に応答して複数のシーケンシャルラインに前記入来データを記憶するように構成され、
前記バッファは、複数の占有ビットレジスタ(206)に複数のビットを記憶するように構成され、
前記複数の占有ビットレジスタの各々は、データが前記バッファ内の対応するシーケンシャルライン内に存在することを示し、前記装置はさらに、
前記バッファに結合され、かつ第2のクロック信号を提供するように構成されたクロックゲート回路(250)を含み、
前記クロックゲート回路は、有効データが前記バッファ内に存在する場合には前記第2のクロック信号を開始し、前記バッファ内にデータが存在しない場合には前記第2のクロック信号を停止するように構成される、装置。
IPC (1件)：
FI (1件)：
Fターム (2件)：
引用特許：
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