標準セル方式LSIチップおよびそのレイアウト方法

発明者： ,
出願人/特許権者：
代理人 (1件)：長尾常明
公報種別：公開公報
出願番号（国際出願番号）：特願平6-286181
公開番号（公開出願番号）：特開平8-125150
出願日： 1994年10月27日
公開日（公表日）： 1996年05月17日
要約：

【要約】【目的】セル面積削減、低電力化、電源線安定化を図る。【構成】標準セルの並びの方向と垂直の方向が長手方向となるようにゲート電極を形成した非倒置MOSトランジスタ列のみからなる非倒置型標準セル1A、標準セルの並びの方向と平行な方向が長手方向となるようにゲート電極を形成した倒置MOSトランジスタ列のみからなる倒置型標準セル1B、上記非倒置MOSトランジスタ列と上記倒置MOSトランジスタ列の双方とからなる混合型標準セル1Cを組み合せて、標準セル列を構成する。

請求項（抜粋）：

標準セルの並びからなる複数のセル列と、該セル列間の配線とで構成される論理回路を搭載するLSIチップにおいて、上記セル列の方向と垂直の方向が長手方向となるようにゲート電極を形成した非倒置MOSトランジスタ列のみからなる非倒置型標準セル、上記セル列の方向と平行な方向が長手方向となるようにゲート電極を形成した倒置MOSトランジスタ列のみからなる倒置型標準セル、上記非倒置MOSトランジスタ列および上記倒置MOSトランジスタ列からなる混合型標準セル、のうちの少なくとも2種のセルで上記セル列を構成したことを特徴とするLSIチップ。

IPC (4件)：

H01L 27/118 , H01L 21/82 , H01L 27/04 , H01L 21/822

FI (3件)：

H01L 21/82 M , H01L 21/82 W , H01L 27/04 A

引用特許：

審査官引用 (7件)

特開昭63-314847
特開昭60-020532
マスタースライス型半導体集積回路
公報種別：公開公報出願番号：特願平4-219352 出願人：川崎製鉄株式会社

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