特許

J-GLOBAL ID：200903030079704336

半導体装置及びその製造方法

発明者： 金子 智 ,  大古田 敏幸 ,  名野 隆夫
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 須藤 克彦 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-401190
公開番号（公開出願番号）：特開2003-197791
出願日： 2001年12月28日
公開日（公表日）： 2003年07月11日
要約：

【要約】【課題】チャージポンプ装置において、ラッチアップの発生の防止及び大電流化を図るのに適した半導体装置を提供する。【解決手段】P型単結晶シリコン基板50上にN型のエピタキシャル・シリコン層51Aとエピタキシャル・シリコン層51Bとを積層し、エピタキシャルシリコン層51Bの中にP型ウエル領域52A,52Bを設ける。P型ウエル領域52の底部に接するP+型埋め込み層55と、このP+型埋め込み層55の下に接して、Pウエル領域52A,52BをP型単結晶シリコン基板50から電気的に分離するN+型の埋め込み層56とを設け、P型ウエル領域52A,52B内にMOSトランジスタをそれぞれ設けると共に、MOSトランジスタのドレイン層DとP型ウエル領域52A,52Bとをそれぞれ電気的に接続した。

請求項（抜粋）：

第1導電型の単結晶半導体基板と、この単結晶半導体基板上に成長された第2導電型の第1のエピタキシャル半導体層と、この第1のエピタキシャル半導体層上に積層された第2導電型の第2のエピタキシャル半導体層と、この第2のエピタキシャル半導体層内に形成された第1導電型ウエル領域と、前記第1導電型ウエル領域の底部に接する第1導電型の埋め込み層と、この第1導電型の埋め込み層の下に接して形成され、前記第1導電型ウエル領域を前記単結晶半導体基板から電気的に分離する第2導電型の埋め込み層と、を有し、前記第1導電型ウエル領域内にMOSトランジスタを形成すると共に、前記MOSトランジスタのドレイン層と前記第1導電型ウエル領域とを電気的に接続したことを特徴とする半導体装置。

IPC (6件)：

H01L 21/8249 ,  H01L 21/822 ,  H01L 21/8222 ,  H01L 27/04 ,  H01L 27/06 ,  H01L 27/08 331

FI (4件)：

H01L 27/08 331 C ,  H01L 27/06 321 C ,  H01L 27/06 101 U ,  H01L 27/04 G

Fターム (45件)：

5F038BG03 ,  5F038BG05 ,  5F038DF01 ,  5F038DF20 ,  5F038EZ20 ,  5F048AA03 ,  5F048AA05 ,  5F048AA09 ,  5F048AA10 ,  5F048AB03 ,  5F048AB04 ,  5F048AB10 ,  5F048AC01 ,  5F048AC03 ,  5F048AC05 ,  5F048BA04 ,  5F048BA13 ,  5F048BC06 ,  5F048BE03 ,  5F048BE09 ,  5F048BF16 ,  5F048BF17 ,  5F048BG12 ,  5F048BH01 ,  5F048BH07 ,  5F048CA03 ,  5F048CA07 ,  5F082AA02 ,  5F082AA08 ,  5F082AA26 ,  5F082AA27 ,  5F082BA02 ,  5F082BA04 ,  5F082BA12 ,  5F082BA21 ,  5F082BA41 ,  5F082BA47 ,  5F082BC01 ,  5F082BC09 ,  5F082EA02 ,  5F082EA22 ,  5F082FA05 ,  5F082FA12 ,  5F082FA20 ,  5F082GA04

引用特許：

審査官引用 (3件)

• 半導体集積回路とその製造方法
  公報種別：公開公報   出願番号：特願平7-253895   出願人：三洋電機株式会社
• 半導体昇圧回路
  公報種別：公開公報   出願番号：特願平6-104673   出願人：新日本製鐵株式会社
• 昇圧回路
  公報種別：公開公報   出願番号：特願平8-150691   出願人：沖電気工業株式会社