特許
J-GLOBAL ID：200903030303591810

半導体装置の製造方法

発明者：
石原 貴光

石原 貴光 について

, 
松澤 一也

松澤 一也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (3件)： 大胡 典夫 ,  竹花 喜久男 ,  宇治 弘
公報種別：公開公報
出願番号（国際出願番号）：特願2003-146362
公開番号（公開出願番号）：特開2004-349549
出願日： 2003年05月23日
公開日（公表日）： 2004年12月09日
要約：
【課題】デバイス間の干渉効果を抑制する半導体装置の製造方法を提供すること。【解決手段】シリコン基板11上のゲート電極15間にシリコン層18を形成する第1工程と、シリコン層18上に酸化膜19を形成する第2工程と、ゲート電極15および酸化膜19上にシリコン層20を形成する第3工程と、シリコン層20上に酸化膜21を形成する第4工程と、酸化膜21上に窒化膜22を形成する第5工程と、窒化膜22をマスクにしてシリコン層20をエッチングし、シリコン層20に貫通溝23を形成する第6工程と、貫通溝23に面するシリコン層20表面に窒化膜24を形成する第7工程と、シリコン層18を除去する第8工程と、窒化膜22、24を除去する第9工程と、シリコン層20に貫通溝23部分をつなぎ合わせる第10工程とからなる。【選択図】 図1
請求項（抜粋）：
半導体基板上のデバイス要素間に第1半導体層を形成する第1工程と、前記第1半導体層上に第1絶縁膜を形成する第2工程と、前記デバイス要素上および第1絶縁膜を形成した前記第1半導体層上に第2半導体層を形成する第3工程と、前記第2半導体層上に第2絶縁膜を形成する第4工程と、前記第2絶縁膜上に第3絶縁膜を形成する第5工程と、前記第3絶縁膜をマスクにして前記第2半導体層をエッチングし、前記第2半導体層に貫通溝を形成する第6工程と、前記貫通溝に面する前記第2半導体層上に第4絶縁膜を形成する第7工程と、前記第1半導体層を除去する第8工程と、前記第3絶縁膜および前記第4絶縁膜を除去する第9工程と、前記第2半導体層中の前記貫通溝部分をつなぎ合わせる第10工程とからなることを特徴とする半導体装置の製造方法。
IPC (8件)：
H01L21/8234 ,  H01L21/768 ,  H01L21/8247 ,  H01L27/00 ,  H01L27/088 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (6件)：
H01L27/08 102D ,  H01L27/00 301A ,  H01L21/90 N ,  H01L27/10 434 ,  H01L29/78 371 ,  H01L27/08 102E
Fターム (40件)：
5F033HH04 ,  5F033LL04 ,  5F033QQ00 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ18 ,  5F033QQ28 ,  5F033QQ48 ,  5F033QQ58 ,  5F033QQ65 ,  5F033QQ73 ,  5F033QQ75 ,  5F033QQ76 ,  5F033QQ89 ,  5F033QQ90 ,  5F033RR04 ,  5F033RR06 ,  5F033RR29 ,  5F033SS07 ,  5F033SS11 ,  5F033SS25 ,  5F033SS27 ,  5F033TT08 ,  5F033VV06 ,  5F033VV16 ,  5F033XX00 ,  5F033XX01 ,  5F033XX03 ,  5F033XX25 ,  5F048AA07 ,  5F048AC01 ,  5F048BA01 ,  5F048CB01 ,  5F048DA27 ,  5F083EP02 ,  5F083EP22 ,  5F083NA00 ,  5F101BA01 ,  5F101BB02 ,  5F101BD30
引用特許：
審査官引用 (5件)
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