特許

J-GLOBAL ID：200903030393561671

タイミング検証方法及びタイミング検証プログラム

発明者： 久重 健治
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2003-043186
公開番号（公開出願番号）：特開2004-253655
出願日： 2003年02月20日
公開日（公表日）： 2004年09月09日
要約：

【課題】本発明は、実際に発生されるダミーメタルのパターンに関らず、設計段階において確実にダミーメタルの影響を考慮することが可能なタイミング検証方法を提供することを目的とする。【解決手段】タイミング検証方法は、ダミーメタルの数が最大の場合に対応する第1のRC抽出ルールに基づいてレイアウト情報から第1のRC情報を抽出し、ダミーメタルの数が最小の場合に対応する第2のRC抽出ルールに基づいてレイアウト情報から第2のRC情報を抽出し、第1のRC情報に基づいて第1のタイミング検証を行い、第2のRC情報に基づいて第2のタイミング検証を行い、第1のタイミング検証と第2のタイミング検証との双方の結果に基づいてレイアウトの判定を行う各段階を含むことを特徴とする。【選択図】図4

請求項（抜粋）：

配線パターン間に挿入されるダミーメタルの数が最大の場合に対応する第1のRC抽出ルールに基づいてレイアウト情報から第1のRC情報を抽出し、 該ダミーメタルの数が最小の場合に対応する第2のRC抽出ルールに基づいてレイアウト情報から第2のRC情報を抽出し、 該第1のRC情報に基づいて第1のタイミング検証を行い、 該第2のRC情報に基づいて第2のタイミング検証を行い、 該第1のタイミング検証と第2のタイミング検証との双方の結果に基づいてレイアウトの判定を行う 各段階を含むことを特徴とする半導体集積回路レイアウトに関するタイミング検証方法。

IPC (3件)：

H01L21/82 ,  G06F17/50 ,  H01L21/3205

FI (6件)：

H01L21/82 T ,  G06F17/50 666L ,  G06F17/50 668K ,  G06F17/50 668M ,  H01L21/88 Z ,  H01L21/82 C

Fターム (15件)：

5B046AA08 ,  5B046BA04 ,  5B046JA01 ,  5F033UU03 ,  5F033VV01 ,  5F033XX00 ,  5F033XX27 ,  5F064AA02 ,  5F064DD26 ,  5F064EE14 ,  5F064EE15 ,  5F064EE43 ,  5F064GG03 ,  5F064HH06 ,  5F064HH09

引用特許：

審査官引用 (2件)

• 配置配線方法
  公報種別：公開公報   出願番号：特願2000-058848   出願人：川崎製鉄株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-086783   出願人：日本電気株式会社