特許
J-GLOBAL ID：200903030889413737
メモリセルの動作がセクタ単位で行われるフラッシュメモリ
発明者：
出願人/特許権者：
代理人 (1件)：
津国 肇 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-262602
公開番号（公開出願番号）：特開平11-283393
出願日： 1998年09月17日
公開日（公表日）： 1999年10月15日
要約：
【要約】【課題】 ワードラインと連結されるワードラインディコーダの個数を減らして、レイアウトの面積を減らし得るフラッシュメモリを提供しようとするものである。【解決手段】 メモリセルアレイを複数のセクタ11に分割し、該分割されたセクタを再び二つ以上のサブセクタ200、300に分割し、該サブセクタ200、300の内部のワードラインW/L1を他のサブセクタの内部のワードラインW/L2と共通連結させて、一つのワードラインディコーダ21に複数のワードラインW/L1、W/L2を共通連結し得るように構成する。
請求項（抜粋）：
複数のグローバルビットラインと、セクタ選択ディコーダと、サブセクタ選択ディコーダと、複数の第1メモリセルと、それら第1メモリセルのゲートに連結された第1ワードラインと、それら第1メモリセル中、同様なコラムに位置するメモリセルのドレインを共通連結する複数の第1ローカルビットラインと、前記セクタ選択ディコーダの動作に従い、前記複数の第1ローカルビットラインと前記グローバルビットラインとを連結又は遮断するセクタ選択部と、を備えた第1サブメモリセクタと、複数の第2メモリセルと、それら第2メモリセルのゲートに連結された第2ワードラインと、それら第2メモリセル中、同様なコラムに位置するメモリセルのドレインを共通連結する複数の第2ローカルビットラインと、前記サブセクタ選択ディコーダの動作に従い、前記複数の第2ローカルビットラインと前記グローバルビットラインとを連結又は遮断するサブセクタ選択部と、を備えた第2サブメモリセクタと、を備えて構成され、前記第1ワードラインと第2ワードラインとが共通連結され、前記複数の第1及び第2メモリセルの各ソースが共通連結されたことを特徴とするメモリセルの動作がセクタ単位で行われるフラッシュメモリ。
IPC (3件)：
G11C 16/06
, G11C 16/02
, H01L 27/115
G11C 17/00 633 A
, G11C 17/00 612 F
, H01L 27/10 434
