特許
J-GLOBAL ID：200903031251673720

半導体装置及び半導体装置の製造方法

発明者：
伊藤 裕康

伊藤 裕康 について

, 
山本 敏雅

山本 敏雅 について

, 
小野田 邦広

小野田 邦広 について

, 
森下 真次

森下 真次 について

, 
山本 浩樹

山本 浩樹 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平10-182731
公開番号（公開出願番号）：特開2000-022142
出願日： 1998年06月29日
公開日（公表日）： 2000年01月21日
要約：
【要約】【課題】 半導体装置における電流能力の経時劣化を抑制すること。【解決手段】 N型の単結晶シリコン基板22には、Pチャネル型のLDMOS21の構成要素として、所定深さに達するようにウェル状に形成されたP型不純物拡散層23、N型の不純物を二重拡散したチャネルウェル層24、ソース拡散層25、電位固定用拡散層26、ドレインコンタクト層27、LOCOS酸化膜28、ゲート電極29、ドレイン電極31、ソース電極32などが設けられる。特に、ゲート電極29は、LOCOS酸化膜28上にオーバーラップした形態で形成され、LOCOS酸化膜28上への張り出し量(ゲートオーバーラップ長O/L)は、当該LOCOS酸化膜28の幅寸法Wのほぼ1/2である約10μmに設定される。
請求項（抜粋）：
半導体基板(22、63)上に所定深さに達するように形成された第1導電型の不純物拡散層(23、23′、40、42、68)と、前記半導体基板(22、63)に前記不純物拡散層(23、23′、40、42、68)との界面にてPN接合を構成するように形成された第2導電型のチャネルウェル層(24、43、44、69)と、このチャネルウェル層(24、43、44、69)内に第1導電型の不純物を高濃度に拡散して形成されたソース拡散層(25、45、47)と、前記不純物拡散層(23、23′、40、42、68)内に第1導電型の不純物を高濃度に拡散して形成されたドレインコンタクト層(27、49、51)と、前記不純物拡散層(23、23′、40、42、68)上における前記チャネルウェル層(24、43、44、69)及びドレインコンタクト層(27、49、51)との間に形成された絶縁分離膜(28、50、52)と、前記チャネルウェル層(24、43、44、69)におけるチャネル形成領域上にゲート酸化膜(30、54)を介して配置される共に、前記絶縁分離膜(28、50、52)上の位置まで張り出した形態で形成されたゲート電極(29、54、55)とを備え、前記ゲート電極(29、54、55)は、ソース及びドレイン間に所定のバイアス電圧が印加され且つソース電位及びゲート電位が等電位にある状態において、前記ソース拡散層(25、45、47)及びドレインコンタクト層(27、49、51)間における前記半導体基板(22、63)の表面近傍の最大電界点が前記絶縁分離膜(28、50、52)に対応した領域のほぼ中央となるような形態で形成されることを特徴とする半導体装置。
IPC (3件)：
H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088
FI (2件)：
H01L 29/78 301 W ,  H01L 27/08 102 B
Fターム (26件)：
5F040DA05 ,  5F040DB03 ,  5F040DC01 ,  5F040EB01 ,  5F040EB02 ,  5F040EB12 ,  5F040EC07 ,  5F040EC19 ,  5F040ED09 ,  5F040EF18 ,  5F040EH02 ,  5F040EK01 ,  5F040EL06 ,  5F040EM01 ,  5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BA09 ,  5F048BB01 ,  5F048BB05 ,  5F048BC03 ,  5F048BC07 ,  5F048BE02 ,  5F048BF02 ,  5F048BF18 ,  5F048BG12
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM