特許
J-GLOBAL ID：200903031843162426

半導体装置、メモリシステムおよび電子機器

発明者：
唐澤 純一

唐澤 純一 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-031242
公開番号（公開出願番号）：特開2002-237528
出願日： 2001年02月07日
公開日（公表日）： 2002年08月23日
要約：
【要約】【課題】 高速かつ低消費電流が可能なSRAMを提供すること。【解決手段】 SRAMのメモリセルは、フィールドの上方に5層の導電層を有する構造をしている。第1層導電層である副ワード線23a、23bは、フィールドである活性領域13と平面的に見て離れて位置している。すなわち、活性領域13は、副ワード線23a、23bの下方まで延びていない。活性領域13と副ワード線23a(23b)との重なり部が生じないので、重なり部が原因となる浮遊容量をなくすことができる。
請求項（抜粋）：
第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタ、第1転送トランジスタおよび第2転送トランジスタを含むメモリセルを備える半導体装置であって、第1方向に延びており、かつ、前記第1および第2負荷トランジスタが形成される、第1活性領域と、第1方向に延びており、かつ、前記第1および第2駆動トランジスタ、前記第1および第2転送トランジスタが形成される、第2活性領域と、第2方向に延びており、かつ、前記第1および第2活性領域の上層に位置し、かつ、前記第1活性領域と平面的に見て離れて位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第1転送トランジスタのゲート電極を含む、第1ワード線と、第2方向に延びており、かつ、前記第1および第2活性領域の上層に位置し、かつ、前記第1活性領域と平面的に見て離れて位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第2転送トランジスタのゲート電極を含む、第2ワード線と、を備える、半導体装置。
IPC (3件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 27/10 461
FI (2件)：
H01L 27/10 461 ,  H01L 27/10 381
Fターム (25件)：
5F083BS05 ,  5F083BS17 ,  5F083BS27 ,  5F083BS47 ,  5F083BS48 ,  5F083GA01 ,  5F083GA03 ,  5F083GA05 ,  5F083GA09 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083KA03 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR07 ,  5F083PR10 ,  5F083PR40
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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