特許
J-GLOBAL ID：200903007522441864

半導体記憶装置及びその製造方法

発明者：
石田 実

石田 実 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-171186
公開番号（公開出願番号）：特開2000-031298
出願日： 1998年06月18日
公開日（公表日）： 2000年01月28日
要約：
【要約】【課題】ゲート形成時のパターンずれによる電荷保持特性の劣化等を有効に防止する。また、電源電圧の配線抵抗を低減し、セル面積を縮小する。【解決手段】第1のトランジスタ(駆動トランジスタ及びワードトランジスタ)が形成される第1の能動領域と第2のトランジスタ(負荷トランジスタ)が形成される第2の能動領域とは、トランジスタのチャネル電流方向が各メモリセル内で互いに平行となるように配置され、かつ、これに直交する方向の隣接セル間でそれぞれ分離されている。また、電源電圧供給線(VCC)が溝配線からなり、電源電圧が供給される不純物領域へのコンタクト構造が2層化されている。さらに、ビット線接続配線182を溝配線化している。電源電圧供給線の一方が配線方向と直交する方向の隣接セル間で共通化し、また記憶ノード配線層50a,50bを異なるエッチングマスクを用いて形成することもできる。
請求項（抜粋）：
第1導電型の第1のトランジスタと、第2導電型の第2のトランジスタとを各メモリセルごとに有する半導体記憶装置であって、前記第1のトランジスタのチャネルが形成される第1の能動領域と前記第2のトランジスタのチャネルが形成される第2の能動領域は、トランジスタのチャネル電流方向が各メモリセル内で互いに平行となるように配置され、かつ、前記チャネル電流方向と直交する方向の隣接メモリセル間でそれぞれ分離されている半導体記憶装置。
IPC (5件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/3205 ,  H01L 21/8238 ,  H01L 27/092
FI (3件)：
H01L 27/10 381 ,  H01L 21/88 B ,  H01L 27/08 321 H
Fターム (20件)：
5F033BA12 ,  5F033CA02 ,  5F033CA03 ,  5F033DA11 ,  5F033DA12 ,  5F048AA01 ,  5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BC01 ,  5F048BD06 ,  5F048BF02 ,  5F048CB03 ,  5F083BS00 ,  5F083BS27 ,  5F083KA05 ,  5F083KA15 ,  5F083LA11 ,  5F083LA12 ,  5F083LA16
引用特許：
出願人引用 (8件)
全件表示
審査官引用 (8件)
全件表示
引用文献：
出願人引用 (1件) 審査官引用 (1件)

前のページに戻る

TOP

BOTTOM