特許
J-GLOBAL ID：200903031958020293

少なくとも1つのMOSトランジスタを備えた回路構造及びその製造方法

発明者：
ウド シユワルケ

ウド シユワルケ について


出願人/特許権者：
シーメンス アクチエンゲゼルシヤフト

シーメンス アクチエンゲゼルシヤフト について


代理人 (1件)： 富村 潔
公報種別：公開公報
出願番号（国際出願番号）：特願平9-096412
公開番号（公開出願番号）：特開平10-032256
出願日： 1997年03月31日
公開日（公表日）： 1998年02月03日
要約：
【要約】【課題】 少なくとも1つのMOSトランジスタを備えた回路構造において、MOSトランジスタのゲート酸化膜の信頼性と洩れ電流特性を同時にゲート電極の抵抗を小さくして改善する。【解決手段】 第一の導電型のソース/ドレイン領域17と、この導電型に反対の第二の導電型のゲート電極6aとを備えたMOSトランジスタにおいて、ゲート電極6aは少なくとも1つの縁部12において中央部より低いドーパント濃度を持つ。投入された状態においてゲート電極(6a)は蓄積状態で駆動されるので、ゲート空乏は生じない。
請求項（抜粋）：
半導体基板(1)に第一の導電型にドープされている2つのソース/ドレイン領域(17)が設けられ、これらのソース/ドレイン領域(17)の間に表面にゲート誘電体(5a)及びゲート電極(6a)が設けられたチャネル領域が配置され、このゲート電極(6a)が第一の導電型に反対の第二の導電型にドープされたシリコンからなり、前記ゲート電極(6a)におけるドーパント濃度が少なくともゲート電極(6a)の縁部(12)においてゲート電極(6a)の中央の部分におけるより低いことを特徴とする少なくとも1つのMOSトランジスタを備えた回路構造。
IPC (2件)：
H01L 21/8238 ,  H01L 27/092
引用特許：
審査官引用 (4件)
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