半導体記憶装置

発明者： , , ,
出願人/特許権者： ,
代理人 (3件)：井上一 , 布施行夫 , 大渕美千栄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-115427
公開番号（公開出願番号）：特開2005-302121
出願日： 2004年04月09日
公開日（公表日）： 2005年10月27日
要約：

【課題】ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置を提供する。【解決手段】 SRAMメモリセルがSOI基板に形成された半導体記憶装置である。インバータINV1,INV2は、ソースが高電位電源線VDDに接続されるp型の負荷トランジスタTP1,TP2と、ソースが低電位電源線VSSに接続されるn型の駆動トランジスタTN1,TN2と、ソース及びドレインが記憶ノードN1,N2と駆動トランジスタTN1,TN2のドレインとの間に接続され、ゲートがワード線WLに接続されるn型の抵抗付加トランジスタTD1,TD2と、を含み、抵抗付加トランジスタTD1,TD2は、ゲート電圧が低電位側の電源電圧Vssの場合にソース-ドレイン間が導通している。【選択図】図1

請求項（抜粋）：

1対の記憶ノードを介して相互に接続された1対のインバータと、ソース及びドレインが前記インバータの記憶ノードとビット線との間に接続され、ゲートがワード線に接続される1対の第1導電型の転送トランジスタと、を含むメモリセルがSOI(Silicon On Insulator)基板に形成された半導体記憶装置であって、前記インバータは、ソースが高電位電源線に接続される第2導電型の負荷トランジスタと、ソースが低電位電源線に接続される第1導電型の駆動トランジスタと、ソース及びドレインが前記記憶ノードと前記駆動トランジスタのドレインとの間に接続され、ゲートが前記ワード線に接続される第1導電型の抵抗付加トランジスタと、を含み、前記第1導電型の抵抗付加トランジスタは、ゲート電圧が前記低電位電源線に供給される所定の電源電圧の場合にソース-ドレイン間が導通している、半導体記憶装置。

IPC (4件)：

G11C11/41 , H01L21/8244 , H01L27/11 , H01L29/786

FI (4件)：

G11C11/40 D , H01L27/10 381 , H01L29/78 613B , H01L29/78 626Z

Fターム (25件)：

5B015HH01 , 5B015HH04 , 5B015JJ13 , 5B015KA13 , 5F083BS13 , 5F083BS27 , 5F083BS50 , 5F083GA01 , 5F083GA18 , 5F083HA02 , 5F083NA01 , 5F110AA21 , 5F110BB04 , 5F110BB07 , 5F110BB20 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE09 , 5F110GG02 , 5F110GG12 , 5F110GG36 , 5F110GG60 , 5F110NN62 , 5F110NN65

引用特許：

出願人引用 (1件)

信号事象アップセットが強化されたメモリセル
公報種別：公開公報出願番号：特願平4-166074 出願人：テキサスインスツルメンツインコーポレイテツド

審査官引用 (6件)

特開昭63-166259
特開昭63-119748
特開平4-119592

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