特許
J-GLOBAL ID：200903031998650214
アナログ入力のデジタル演算装置
発明者：
,
,
,
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平5-171373
公開番号（公開出願番号）：特開平7-028602
出願日： 1993年07月12日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】 A/Dコンバータの出力データを2個の演算素子で独立に演算処理して、2つの演算値の一致/不一致から、演算素子の機能の正常/異常を識別するアナログ入力のデジタル演算回路に関し、2つの演算素子における独立した演算の同期がほぼ確保され、演算素子に対する負担が軽くて済むアナログ信号のデジタル演算回路を提供することを目的とする。【構成】 第1演算素子12と第2演算素子14の処理クロックを共通とし、A/Dコンバータ11に対する第1演算素子12の指定出力を第2演算素子14に入力させて同期を確保する第1ステップと、第1ステップの後に配置されて、第1演算素子12と第2演算素子14の両方に対して、A/Dコンバータ11からA/D変換データを同時に送出する第2ステップと、をその処理手順に設けた構成とする。
請求項（抜粋）：
複数のアナログ入力(10)から、指定された1つを選択してA/D変換するA/Dコンバータ(11)と、前記複数のアナログ入力(10)から選択されるべきアナログ入力を、前記A/Dコンバータ(11)に指定出力し、その後、指定されたアナログ入力のA/D変換データを用いてデジタル演算処理を実行する第1演算素子(12)と、第1演算素子(12)とほぼ等しい処理能力を有し、前記指定されたアナログ入力のA/D変換データを用いて、第1演算素子(12)とは独立に前記デジタル演算処理を実行する第2演算素子(14)と、を有し、第1演算素子(12)による演算値と、第2演算素子(14)による演算値とを比較して、第1演算素子(12)の演算値の正/誤を識別するアナログ入力のデジタル演算装置において、第1演算素子(12)と第2演算素子(14)の処理クロックを共通とし、前記A/Dコンバータ(11)に対する第1演算素子(12)の指定出力を第2演算素子(14)に入力させて同期を確保する第1ステップと、第1ステップの後に配置されて、第1演算素子(12)と第2演算素子(14)の両方に対して前記A/Dコンバータ(11)から、前記指定されたアナログ入力のA/D変換データを同時に送出する第2ステップと、をその処理手順に設けたことを特徴とするアナログ入力のデジタル演算装置。
IPC (2件)：
G06F 3/05 321
, G06F 11/18 310
