特許
J-GLOBAL ID：200903032241349858

半導体装置、半導体装置の製造方法

発明者：
田中 正幸

田中 正幸 について

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野口 充宏

野口 充宏 について

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合田 晃

合田 晃 について

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齋田 繁彦

齋田 繁彦 について

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綱島 祥隆

綱島 祥隆 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願2001-002975
公開番号（公開出願番号）：特開2002-208646
出願日： 2001年01月10日
公開日（公表日）： 2002年07月26日
要約：
【要約】【課題】 素子信頼性を維持しつつ高集積化することが可能な半導体装置およびその製造方法を提供すること。【解決手段】 メモリエレメントは、その電荷蓄積層にシリコン、窒素、および水素を含み、かつ、電荷蓄積層はシリコンおよび窒素が第1および第2に多い構成元素であり、かつ、電荷蓄積層中のシリコンと水素との結合の体積密度が1×1020cm-3以下である。これにより、電荷蓄積層の電荷保持特性が向上するので信頼性を向上させることができ、よって、同じ保持特性を得るのに、従前よりも電荷蓄積層を薄膜化することが可能となり、より低い電圧で書き込みおよび消去を行うことができる。これにより、絶縁耐圧が低い、狭い素子分離膜の間隔を用いることができ、よりメモリセルを縮小化することが可能となる。
請求項（抜粋）：
電気的に情報を書込み消去可能な半導体装置において、電荷の量によって情報を記憶する電荷蓄積層を有するメモリエレメントを具備し、前記メモリエレメントは、その電荷蓄積層にシリコン、窒素、および水素を含み、かつ、前記電荷蓄積層はシリコンおよび窒素が第1および第2に多い構成元素であり、かつ、前記電荷蓄積層中のシリコンと水素との結合の体積密度が1×1020cm-3以下であることを特徴とする半導体装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (41件)：
5F001AA43 ,  5F001AB02 ,  5F001AC02 ,  5F001AD53 ,  5F001AF05 ,  5F001AG12 ,  5F001AG28 ,  5F083EP32 ,  5F083EP42 ,  5F083EP76 ,  5F083GA05 ,  5F083GA09 ,  5F083GA15 ,  5F083GA19 ,  5F083GA25 ,  5F083HA02 ,  5F083HA10 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA31 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083LA12 ,  5F083NA01 ,  5F083PR36 ,  5F083PR39 ,  5F083PR40 ,  5F101BA29 ,  5F101BB02 ,  5F101BC02 ,  5F101BD34 ,  5F101BF01 ,  5F101BH09 ,  5F101BH13
引用特許：
審査官引用 (7件)
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