特許

J-GLOBAL ID：200903032337661135

IPの仕様と回路の比較結果の認定を特徴とするIP認定方法、および前記認定方法により出荷されたIP

発明者： 荒 宏視 ,  鈴木 敬
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-219814
公開番号（公開出願番号）：特開2003-030262
出願日： 2001年07月19日
公開日（公表日）： 2003年01月31日
要約：

【要約】【課題】 所望の機能のIPを探す際の基準となるIPを客観的かつ定量的に評価する指標を設定すること。【解決手段】 上記の課題を解決するために、既存のハードウェアソースコードカバレジや経路カバレジなどの検証範囲の指標に比べて、より上位でかつ無限の段階に分けられる検証範囲の指標をIPベンダ側で用意し、その指標によりIPの検証範囲を測定し、その結果を認証という形でIPに付加する。

請求項（抜粋）：

ユーザに提供すべき設計資産のハードウェア記述、該記述を基礎とした正規表現もしくはグラフ形式により仕様を表現した電子仕様から正規表現もしくはグラフ形式で表わされる状態機械、前記設計資産のハードウェア記述を基礎に設計資産の動作を検証するための論理シミュレータ、およびシミュレーションパターンを生成すること、前記状態機械の枝の、あるサンプリング時刻における全端子の信号値の組合せに対応した組合せ数情報を生成して、該組合せ数情報に応じて前記論理シミュレータによる前記シミュレーションパターンを実行すること、前記組合せ数情報をIPの認証レベル情報とすること、よりなることを特徴とするIP認証レベル情報を付加した設計資産認定方法。

IPC (4件)：

G06F 17/50 654 ,  G06F 17/50 664 ,  G06F 17/50 670 ,  G06F 17/50 672

FI (4件)：

G06F 17/50 654 K ,  G06F 17/50 664 K ,  G06F 17/50 670 K ,  G06F 17/50 672 F

Fターム (3件)：

5B046AA08 ,  5B046BA03 ,  5B046KA05

引用特許：

審査官引用 (2件)

• インタフェース仕様定義を記録した記憶媒体、及び接続検証方法、及び信号パタン生成方法
  公報種別：公開公報   出願番号：特願平10-297827   出願人：株式会社日立製作所
• 半導体IPの電子商取引方法及びシステム
  公報種別：公開公報   出願番号：特願2000-129535   出願人：株式会社東芝