特許

J-GLOBAL ID：200903032414937254

半導体装置及びその製造方法

発明者： 渡部 浩
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-125435
公開番号（公開出願番号）：特開2002-319639
出願日： 2001年04月24日
公開日（公表日）： 2002年10月31日
要約：

【要約】【課題】 ゲート側壁絶縁膜と、半導体基板との間の互いに及ぼす応力の影響を少なくして、ゲート側壁絶縁膜下の半導体基板に発生する応力起因の結晶欠陥の発生を低減する半導体装置を提供する。【解決手段】 半導体基板1と、この半導体基板1上に形成されたゲート電極7と,このゲート電極7の側面に形成されたゲート側壁絶縁膜13と、このゲート側壁絶縁膜13と半導体基板1との間に設けられた応力緩和手段14と、ゲート側壁絶縁膜13下方の半導体基板1表面付近に形成されたソース・ドレイン領域4,5とを有する半導体装置である。

請求項（抜粋）：

半導体基板と、この半導体基板上に形成されたゲート電極と,このゲート電極の側面に形成されたゲート側壁絶縁膜と、このゲート側壁絶縁膜と前記半導体基板との間に設けられた応力緩和手段と、ゲート側壁絶縁膜下方の前記半導体基板表面付近に形成されたソース・ドレイン領域とを有することを特徴とする半導体装置。

IPC (6件)：

H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/78 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 481 ,  H01L 29/78 371 ,  H01L 29/78 301 G ,  H01L 27/10 434

Fターム (75件)：

5F083EP02 ,  5F083EP55 ,  5F083EP63 ,  5F083EP64 ,  5F083EP68 ,  5F083EP69 ,  5F083EP77 ,  5F083ER22 ,  5F083JA04 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA56 ,  5F083MA06 ,  5F083MA19 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR21 ,  5F083PR33 ,  5F083PR36 ,  5F083ZA06 ,  5F083ZA07 ,  5F101BA07 ,  5F101BA26 ,  5F101BA29 ,  5F101BA33 ,  5F101BA36 ,  5F101BB05 ,  5F101BD07 ,  5F101BD13 ,  5F101BD33 ,  5F101BD35 ,  5F101BD36 ,  5F101BD37 ,  5F101BE07 ,  5F101BH02 ,  5F101BH09 ,  5F101BH13 ,  5F101BH14 ,  5F101BH16 ,  5F101BH21 ,  5F140AA08 ,  5F140AA24 ,  5F140AA34 ,  5F140AC32 ,  5F140BA01 ,  5F140BD14 ,  5F140BF04 ,  5F140BF20 ,  5F140BF28 ,  5F140BF35 ,  5F140BG09 ,  5F140BG10 ,  5F140BG11 ,  5F140BG14 ,  5F140BG22 ,  5F140BG27 ,  5F140BG37 ,  5F140BG41 ,  5F140BG49 ,  5F140BG58 ,  5F140BH15 ,  5F140BH49 ,  5F140BJ01 ,  5F140BJ07 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140CB01 ,  5F140CB04 ,  5F140CB08 ,  5F140CC07

引用特許：

審査官引用 (4件)

• 特開平4-124834
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平9-165800   出願人：日本電気株式会社
• 不揮発性半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-215095   出願人：ソニー株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-150894   出願人：株式会社日立製作所