特許
J-GLOBAL ID：200903032426459803
メモリセル
発明者：
,
出願人/特許権者：
代理人 (2件)：
古谷 史旺
, 森 俊秀
公報種別：公開公報
出願番号（国際出願番号）：特願2007-076295
公開番号（公開出願番号）：特開2008-234794
出願日： 2007年03月23日
公開日（公表日）： 2008年10月02日
要約：
【課題】間欠動作するメモリセルのデータ保持時(待機時)のリーク電流を低減する。【解決手段】一対のクロスカップル接続された第1および第2のインバータ回路として、電源電位側から第1のnMOS、第1のpMOS、第2のnMOS、第2のpMOSを備え、第1のインバータ回路の第1のpMOSおよび第2のnMOSの各ゲート端子と、第1のインバータ回路の入力端子(i1)と、第2のインバータ回路の第1のpMOSおよび第2のnMOSの各ドレイン端子と、第2のインバータ回路の出力端子(o2)と、第2のインバータ回路の第1のnMOSおよび第2のpMOSの各ゲート端子とを接続し、第2のインバータ回路の第1のpMOSおよび第2のnMOSの各ゲート端子と、第2のインバータ回路の入力端子(i2)と、第1のインバータ回路の出力端子(o1) と、第1のインバータ回路の第1のnMOSおよび第2のpMOSの各ゲート端子とを接続する。【選択図】図4
請求項（抜粋）：
一対のクロスカップル接続された第1のインバータ回路および第2のインバータ回路と、
スイッチ入力端子が第1のビット線に接続され、スイッチ出力端子が前記第1のインバータ回路の入力端子(i1)および前記第2のインバータ回路の出力端子(o2)に接続され、第1のワード線に接続される制御端子の電位に応じてオンオフする第1のスイッチ回路と、
スイッチ入力端子が第2のビット線に接続され、スイッチ出力端子が前記第1のインバータ回路の出力端子(o1)および前記第2のインバータ回路の入力端子(i2)に接続され、前記第1のワード線に接続される制御端子の電位に応じてオンオフする第2のスイッチ回路と
を備えたメモリセルにおいて、
前記第1のインバータ回路および前記第2のインバータ回路は、ドレイン端子が電源電位に接続された第1のnMOSトランジスタと、第1のnMOSトランジスタとソース端子同士が接続される第1のpMOSトランジスタと、第1のpMOSトランジスタとドレイン端子同士が接続される第2のnMOSトランジスタと、第2のnMOSトランジスタとソース端子同士が接続され、ドレイン端子が接地電位に接続される第2のpMOSトランジスタとをそれぞれ備え、
前記第1のインバータ回路の第1のpMOSトランジスタおよび第2のnMOSトランジスタの各ゲート端子と、前記第1のインバータ回路の入力端子(i1)と、前記第2のインバータ回路の第1のpMOSトランジスタおよび第2のnMOSトランジスタの各ドレイン端子と、前記第2のインバータ回路の出力端子(o2)と、前記第2のインバータ回路の第1のnMOSトランジスタおよび第2のpMOSトランジスタの各ゲート端子とを接続し、
前記第2のインバータ回路の第1のpMOSトランジスタおよび第2のnMOSトランジスタの各ゲート端子と、前記第2のインバータ回路の入力端子(i2)と、前記第1のインバータ回路の出力端子(o1) と、前記第1のインバータ回路の第1のnMOSトランジスタおよび第2のpMOSトランジスタの各ゲート端子とを接続した
ことを特徴とするメモリセル。
IPC (2件)：
FI (2件)：
G11C11/40 301
, G11C11/34 A
5B015HH04
, 5B015JJ05
, 5B015JJ07
, 5B015KA02
, 5B015KA04
, 5B015KA23
