連想性を利用する可変キャッシュ・サイズのための高パフォ-マンス・キャッシュ・ディレクトリ・アドレシング方法及び装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：坂口博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-060298
公開番号（公開出願番号）：特開平11-312121
出願日： 1999年03月08日
公開日（公表日）： 1999年11月09日
要約：

【要約】【課題】データ処理システムにおけるアップグレード可能なキャッシュのためのクリティカルなアドレス・パスにおける遅延を減少させるキャッシュ・ディレクトリ・アドレシング方式を提供する。【解決手段】クリティカルなアドレス・パスにおける多重化を回避するために、キャッシュ・メモリのサイズに関係なく、同じアドレス・フィールドがキャッシュ・ディレクトリ及びキャッシュ・メモリに対するインデックスとして、使用される。キャッシュ・メモリのサイズの増加は、キャッシュ・ディレクトリ及びキャッシュ・メモリにおける連想性を増加させることによって、例えば、コングルーエンス・クラスを2つのメンバから4つのメンバに増加させることによってサポートされる。小さいキャッシュ・メモリ・サイズに対して、キャッシュ・ディレクトリ又はキャッシュ・メモリ行におけるアドレス・タグ/データ項目の複数のグループの1つを、論理的1に強制されたビットとの比較によって選択するために、更なるアドレス「インデックス」ビットが使用される。

請求項（抜粋）：

可変サイズ・キャッシュのためのキャッシュ・ディレクトリをアドレスする方法にして、アドレスからのインデックス・フィールドを利用してキャッシュ・ディレクトリにおけるコングルーエンス・クラスを選択するステップと、前記キャッシュ・ディレクトリ・エントリの選択されたグループにおける各キャッシュ・ディレクトリ・エントリに前記アドレスからのアドレス・タグ・フィールドを比較するステップと、アドレス・ビット及びモード信号から選択されたビットを所定の論理状態に比較するステップと、前記キャッシュ・ディレクトリ・エントリの選択されたグループにおけるキャッシュ・ディレクトリ・エントリと前記アドレス・タグ・フィールドとの間の一致を識別すること及び前記ビットと前記所定の論理状態との間の一致を識別することに応答して、前記アドレス・タグ・フィールドに一致するキャッシュ・ディレクトリ・エントリと関連したキャッシュ・メモリの一部分を選択するステップと、を含む方法。

引用特許：

審査官引用 (4件)

可変キャッシュ・サイズのための改良されたキャッシュ・ディレクトリ・アドレシング方法及び装置
公報種別：公開公報出願番号：特願平11-060255 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
特開平1-280850
キヤツシユメモリ回路
公報種別：公開公報出願番号：特願平3-163218 出願人：日本電気株式会社

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