特許

J-GLOBAL ID：200903059350386408

可変キャッシュ・サイズのための改良されたキャッシュ・ディレクトリ・アドレシング方法及び装置

発明者： ラビ・クマール・アリミリ ,  ジョン・スティーブン・ドットソン ,  ジェリー・ダン・ルイス
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-060255
公開番号（公開出願番号）：特開平11-338771
出願日： 1999年03月08日
公開日（公表日）： 1999年12月10日
要約：

【要約】 (修正有)【課題】データ処理システムにおいてアップグレード可能なキャッシュのためのクリティカルなアドレス・パスにおける遅延を減少させる。【解決手段】クリティカルなアドレス・パスにおける回路多重化を回避するために、キャッシュ・メモリのサイズに関係なくキャッシュ・ディレクトリ及びキャッシュ・メモリにおける行をインデックスするために、アドレスデータの同じフィールドが使用される。キャッシュ・メモリのサイズ次第で、キャッシュ・ディレクトリ及びキャッシュ・メモリにおける多重化の最終段階に対する「レイト・セレクト(late select)」として、種々のアドレス・ビット(Add[12]又はAdd[25]のような)が使用される。

請求項（抜粋）：

可変サイズ・キャッシュのためのキャッシュ・ディレクトリをアドレスする方法にして、アドレスからのインデックス・フィールドを利用してキャッシュ・ディレクトリにおけるコングルーエンス・クラスを選択するステップと、前記アドレスからの少なくとも1つのビットを利用して、前記選択されたコングルーエンス・クラスにおけるm個のキャッシュ・ディレクトリ・エントリのn個のグループのうちの1つを選択するステップと、前記キャッシュ・ディレクトリ・エントリの選択されたグループにおける各キャッシュ・ディレクトリ・エントリに前記アドレスからのアドレス・タグ・フィールドを比較するステップと、前記キャッシュ・ディレクトリ・エントリの選択されたグループにおけるキャッシュ・ディレクトリ・エントリと前記アドレス・タグ・フィールドとの間の一致を識別することに応答して、該一致したキャッシュ・ディレクトリ・エントリと関連したキャッシュ・メモリの部分を選択するステップと、を含む方法。

引用特許：

審査官引用 (4件)

• 連想性を利用する可変キャッシュ・サイズのための高パフォ-マンス・キャッシュ・ディレクトリ・アドレシング方法及び装置
  公報種別：公開公報   出願番号：特願平11-060298   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 特開平1-280850
  
• キヤツシユメモリ回路
  公報種別：公開公報   出願番号：特願平3-163218   出願人：日本電気株式会社
• 特開平4-127339