特許
J-GLOBAL ID：200903032637154359
薄膜トランジスタアレイ及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-166529
公開番号（公開出願番号）：特開平10-339888
出願日： 1997年06月09日
公開日（公表日）： 1998年12月22日
要約：
【要約】【課題】ドレインバスラインと画素電極間での短絡を低減するTFT構造を維持しながら、パターニング不良で生じたa-Si残留物をパターニング工程数を増やすことなく除去することにより、a-Si残留物に起因する、ドレインバスラインと画素電極との間の寄生容量が増大するために生じる半明点の点欠陥の発生も低減し品質の高い薄膜トランジスタアレイの提供。【解決手段】画素電極下のゲート絶縁膜を全面或いはドレインバスライン沿いのスリット状にエッチング除去することにより、パターニング不良で生じたa-Si残留物を同時に除去する。パターニング不良で生じたa-Si残留物がドレインバスラインと導通して画素電極との間に容量結合が発生して生じる、半明点の点欠陥の発生を低減して不良率を抑制する。
請求項（抜粋）：
透明ガラス基板上に、ゲート電極、ゲート絶縁膜、チャネル層、コンタクト層、ドレイン電極、ソース電極、及びパッシベーション膜から構成されている薄膜トランジスタと、パッシベーション膜上に設けられ、かつ前記ソース電極と前記パッシベーション膜の開口部を通し電気的に接続された画素電極と、がマトリクス状に配置され、前記各画素電極に対向して前記ゲート電極と同層に蓄積容量電極が設けられてなる薄膜トランジスタアレイにおいて、各画素の前記画素電極と前記ガラス基板との間に介在し、ゲート絶縁膜とパッシベーション膜とからなる画素電極用絶縁膜が、少なくとも一部の領域で前記パッシベーション膜のみで形成されている、ことを特徴とする薄膜トランジスタアレイ。
IPC (4件)：
G02F 1/136 500
, G02F 1/1343
, H01L 29/786
, H01L 21/336
G02F 1/136 500
, G02F 1/1343
, H01L 29/78 612 Z
