特許

J-GLOBAL ID：200903032990165895

積層型チップバリスタ

発明者： 松岡 大 ,  森合 克成 ,  阿部 毅彦 ,  石井 浩一
出願人/特許権者： TDK株式会社
代理人 (3件)： 長谷川 芳樹 ,  寺崎 史朗 ,  青木 博昭
公報種別：公開公報
出願番号（国際出願番号）：特願2004-173055
公開番号（公開出願番号）：特開2005-353845
出願日： 2004年06月10日
公開日（公表日）： 2005年12月22日
要約：

【課題】ESD耐量を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタを提供する。【解決手段】積層型チップバリスタ1は、積層体3と、当該積層体3に形成される一対の外部電極5とを備える。積層体3は、バリスタ部7と、当該バリスタ部7を挟むように配置される一対の外層部9とを有する。バリスタ部7は、バリスタ特性を発現するバリスタ層11と、当該バリスタ層11を挟むように配置される一対の内部電極13とを含む。内部電極13は、外部電極5に電気的に接続される。外層部の比誘電率は前記バリスタ層11における一対の内部電極13に重なる領域の比誘電率よりも小さく設定されている。【選択図】図1

請求項（抜粋）：

電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、 前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、 前記外層部の比誘電率は、前記バリスタ層における前記一対の内部電極に重なる領域の比誘電率よりも小さく設定されていることを特徴とする積層型チップバリスタ。

IPC (1件)：

H01C7/10

FI (1件)：

H01C7/10

Fターム (8件)：

5E034CA10 ,  5E034CB01 ,  5E034CC02 ,  5E034CC06 ,  5E034CC17 ,  5E034DA07 ,  5E034DB11 ,  5E034DC01

引用特許：

出願人引用 (1件)

• 積層バリスタおよびその製造方法
  公報種別：公開公報   出願番号：特願平10-066858   出願人：株式会社村田製作所

審査官引用 (4件)

• 低容量のチップバリスタ及びその製造方法
  公報種別：公開公報   出願番号：特願平10-092831   出願人：株式会社セラテック
• 特開昭60-057905
  
• 積層型セラミック電子部品およびその製造方法
  公報種別：公開公報   出願番号：特願2002-336426   出願人：松下電器産業株式会社
• 特開昭60-057905