特許
J-GLOBAL ID：200903033007679042
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2003-183716
公開番号（公開出願番号）：特開2005-019765
出願日： 2003年06月27日
公開日（公表日）： 2005年01月20日
要約：
【課題】高速、多ピンのBGA半導体装置において、高速に動作してもノイズを低減するコンパクトな半導体装置を提供する。【解決手段】配線板で構成したコア層7の両面に表層を設けたベースに電気的に接続した半導体素子を搭載し、コア層の信号領域のスルーホール配列を信号スルーホール4sと電源スルーホール4v及びグランドスルーホール4gを隣接させた最適なスルーホールパターンで構成した。【選択図】図8
請求項（抜粋）：
半導体素子と、
前記半導体素子を一主面に搭載し、前記主面の反対面に外部出力端子を備えるベースと、を有し、
前記ベースは、前記一主面側と前記反対面側とを電気的に連絡する導電部材を備えたスルーホールを格子状に多数備える領域を有する、半導体装置であって、
前記スルーホールは、信号スルーホールと、第一の電位の第一電源スルーホールと、前記第一の電位より低い第二の電位の第二電源スルーホールとを備え、
前記ベースには、第一のスルーホールと、
前記第一のスルーホールを含み第一方向に配列された第一スルーホール列と、
前記第一スルーホール列の両側に各々隣接して前記第一方向に配列された第二スルーホール列と第三スルーホール列と、
前記第一スルーホールを含み第一方向と異なる第二方向に配列された第四スルーホール列と、
前記第四スルーホール列の両側に各々隣接して前記第二方向に配列された第五スルーホール列と第六スルーホール列と、を備え、
前記第二スルーホール列、前記第三スルーホール列、前記第五スルーホール列と前記第六スルーホール列との交点に位置するスルーホールには第一電源スルーホールと第二電源スルーホールが対角位置に配置されるよう形成された、スルーホールユニットを有することを特徴とする半導体装置。
IPC (1件)：
FI (1件)：
引用特許：
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