特許
J-GLOBAL ID：200903033200494858

JTAGポート、タップ・リンク・モジュール及びオフ・チップTAPインタフェース・ポートを備えた集積回路

発明者：
ウェトセル、リー、ディー.

ウェトセル、リー、ディー. について


出願人/特許権者：
テキサス インスツルメンツ インコーポレイテッド

テキサス インスツルメンツ インコーポレイテッド について


代理人 (4件)： 浅村 皓 ,  浅村 肇 ,  清水 邦明 ,  林 鉐三
公報種別：公表公報
出願番号（国際出願番号）：特願2006-524954
公開番号（公開出願番号）：特表2007-504447
出願日： 2004年08月30日
公開日（公表日）： 2007年03月01日
要約：
ICは、IEEE1149.1規格のテスト・アクセス・ポート(TAP)インタフェースと、付加的なオフ・チップTAPインタフェースとを含む。オフ・チップTAPインタフェースは、別のICのTAPに接続される。オフ・チップTAPインタフェースは、IC上のTAPリンク・モジュールによって選択できる。
請求項（抜粋）：
集積回路であって、 A.機能的動作を実行するための機能的回路と、 B.前記機能的回路に接続された機能的入力パッドと、 C.前記機能的回路に接続された機能的出力パッドと、 D.機能的回路に接続されて、TDI、TCK、TMS、TRST及びTDO信号用の第1のボンド・パッドを有する一次のテスト・アクセス・ポートと、 E.TDI、TCK、TMS、TRST及びTDO信号用の第2のボンド・パッドを有し、別の集積回路のテスト・アクセス・ポートに接続するように適応した二次のテスト・アクセス・ポートであって、前記第2のボンド・パッドは、第1のボンド・パッドに選択的に接続されている前記二次のテスト・アクセス・ポートと、 を含む前記集積回路。
IPC (1件)：
G01R 31/28
FI (1件)：
G01R31/28 G
Fターム (12件)：
2G132AA01 ,  2G132AA14 ,  2G132AA15 ,  2G132AA20 ,  2G132AB01 ,  2G132AC03 ,  2G132AC15 ,  2G132AD06 ,  2G132AK14 ,  2G132AK22 ,  2G132AL05 ,  2G132AL12
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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