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J-GLOBAL ID：200902103333399399   整理番号：95A0702240

歩留り向上に対するランダム論理回路の設計を最適するためのモンテカルロ配線歩留りシミュレータの使用

LSI Memory Device, Circuit and Architecture Technologies for Multimedia Age. Use of a Monte Carlo Wiring Yield Simulator to Optimize Design of Random Logic Circuits for Yield Enhancement.

著者 (4件)： FUKUHARA H (Texas Instruments, Japan Ltd., Ibaraki-ken, JPN) ,  KOMATSUZAKI T (Texas Instruments, Japan Ltd., Ibaraki-ken, JPN) ,  BOKU K (Texas Instruments, Japan Ltd., Ibaraki-ken, JPN) ,  MIYAI Y (Texas Instruments, Japan Ltd., Ibaraki-ken, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E78-C  号： 7  ページ： 852-857  発行年： 1995年07月 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： ランダム論理回路配置の配線に対する歩留り計算法を二つのツール...

シソーラス用語： 論理回路 ,...

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分類 (2件)： 集積回路一般  (NC03161C) ,  論理回路  (NC05070B)

引用文献 (3件)：

• STAPPER, C. H. Modeling of defects in integrated circuit photolithographic patterns. IBM J. RES. DEVELOP. 1984, 28, 4
• GLANG, R. Defect size distribution in VLSI chips. IEEE Trans. Semiconductor Manufacturing. 1991, vol.4, 265
• PUKITE, P. R. Defect cluster analysis for wafer scale integration. IEEE Trans. on Semicond. Manufact. 1990, 3, 3, 128-135

タイトルに関連する用語 (6件)： 歩留り向上 ,  論理回路 ,  設計 ,  モンテカルロ ,  歩留り ,  シミュレータ