特許
J-GLOBAL ID：200903033536455176

半導体装置

発明者：
櫻井 智

櫻井 智 について

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松永 良国

松永 良国 について

, 
三宅 智之

三宅 智之 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2003-006821
公開番号（公開出願番号）：特開2004-221317
出願日： 2003年01月15日
公開日（公表日）： 2004年08月05日
要約：
【課題】800MHz以上の高周波回路においてモノリシックキャパシタのQ値を向上し、挿入損失を低減することのできる技術を提供する。【解決手段】下部電極4、容量絶縁膜5および上部電極6からなるキャパシタC1の周りに、上部電極6と下部電極4との間を囲む壁状のガードG1(タングステンコンタクト8、プラグ7、下部電極4と同一層の金属層4a、プラグ11および上部電極6と同一層の金属層6a)を配置し、打ち抜き層9を介して半導体基板1に接続してガードG1をGND電位とする。これにより、上下電極間から漏れる輻射電力が抑えられるので、輻射損失が小さくなり、Q値を向上することができ、また挿入損失を低減することができる。【選択図】 図1
請求項（抜粋）：
同一半導体基板上に下部電極、容量絶縁膜および上部電極からなるモノリシックキャパシタとモノリシックインダクタとを有する半導体装置であって、 前記モノリシックキャパシタの側面部に絶縁層を挟んで前記上部電極と前記下部電極との間を囲む第1の導電層が配置され、前記モノリシックインダクタの側面部に絶縁層を挟んで第2の導電層が配置されていることを特徴とする半導体装置。
IPC (2件)：
H01L21/822 ,  H01L27/04
FI (2件)：
H01L27/04 C ,  H01L27/04 L
Fターム (7件)：
5F038AC05 ,  5F038AC16 ,  5F038AZ04 ,  5F038BH09 ,  5F038BH20 ,  5F038DF02 ,  5F038EZ20
引用特許：
審査官引用 (5件)
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