FIFO記憶装置及びFIFO制御方法

発明者：
出願人/特許権者：
代理人 (1件)：坂口博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-293628
公開番号（公開出願番号）：特開2001-118378
出願日： 1999年10月15日
公開日（公表日）： 2001年04月27日
要約：

【要約】【課題】送信用FIFOと受信用FIFO等の2つのFIFOを1つのFIFOにまとめ、記憶領域を有効に使用する。【解決手段】送信入力データをメモリ100に書き込み、メモリ100に書き込まれた送信データを入力された順に読み出して出力する送信用FIFO制御部20と、受信入力データをメモリ100に書き込み、メモリ100に書き込まれた受信データを入力された順に読み出して出力する受信FIFO制御部30と、送信データを書き込むメモリ100のアドレスまたは送信出力データを読み出すメモリ100のアドレスを記憶する第1ポインタ・レジスタ26と、受信入力データを書き込むメモリ100のアドレスまたは受信出力データを読み出すメモリ100のアドレスを記憶する第2ポインタ・レジスタ36とを備えてFIFO記憶装置10を構成する。

請求項（抜粋）：

第1のデータが入力される第1入力部と、第2のデータが入力される第2入力部と、前記第1入力部から入力された第1のデータと前記第2入力部から入力された第2のデータとが記憶されるメモリと、前記メモリから読み出された第1のデータが出力される第1出力部と、前記メモリから読み出された第2のデータが出力される第2出力部と、前記第1入力部から入力された第1のデータを前記メモリに書き込み、このメモリに書き込まれた第1のデータを入力された順に読み出して前記第1出力部へ出力する第1FIFO制御部と、前記第2入力部から入力された第2のデータを前記メモリに書き込み、このメモリに書き込まれた第2のデータを入力された順に読み出して前記第2出力部へ出力する第2FIFO制御部とを含むFIFO記憶装置。

引用特許：

審査官引用 (3件)

バッファ
公報種別：公開公報出願番号：特願平8-114000 出願人：富士フイルムマイクロデバイス株式会社, 富士写真フイルム株式会社
信号処理回路
公報種別：公開公報出願番号：特願平9-083141 出願人：ソニー株式会社
先入先出し(FIFO)メモリ
公報種別：公開公報出願番号：特願平7-198246 出願人：エイ・ティ・アンド・ティ・コーポレーション

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