特許
J-GLOBAL ID：200903033982897360

半導体素子およびその製造方法

発明者：
岩本 進

岩本 進 について

, 
永岡 達司

永岡 達司 について


出願人/特許権者：
富士電機ホールディングス株式会社

富士電機ホールディングス株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2003-362583
公開番号（公開出願番号）：特開2005-051190
出願日： 2003年10月22日
公開日（公表日）： 2005年02月24日
要約：
【課題】ドリフト部が、n型ドリフト領域とp型仕切領域とを交互に繰り返して多重接合した並列pn構造で構成される超接合半導体素子において、素子全体としてバランスのよい十分な耐圧を確保すること。【解決手段】半導体素子として電流を駆動する活性領域1の外側に設けられた耐圧構造部となる非活性領域2に、活性領域1における並列pn構造部3のpn繰り返しピッチよりも狭いピッチの並列pn構造部4を設けることによって、非活性領域2で空乏層が広がりやすいようにする。第2の並列pn構造部4では、その表面側においてn型半導体領域43の不純物濃度を低くするとともに、p型半導体領域44の不純物濃度を高くして、非活性領域2の表面側で空乏層が広がりやすいようにする。【選択図】 図1
請求項（抜粋）：
活性領域と、前記活性領域の外側に設けられた非活性領域と、前記活性領域の第1の主面側に設けられた素子表面構造部に電気的に接続する第1の電極と、前記活性領域および前記非活性領域にわたって第2の主面側に設けられた低抵抗層と、前記低抵抗層に電気的に接続する第2の電極と、前記活性領域において前記低抵抗層と前記第1の主面との間で第1導電型半導体領域および第2導電型半導体領域が交互に繰り返し接合されてなる第1の並列pn構造部と、前記非活性領域において前記低抵抗層と前記第1の主面との間で第1導電型半導体領域および第2導電型半導体領域が交互に繰り返し接合されてなる第2の並列pn構造部と、を有する半導体素子において、 前記第2の並列pn構造部の一部または全部におけるpn繰り返しピッチは、前記第1の主面側で前記第1の並列pn構造のpn繰り返しピッチよりも小さい部分と、前記第2の主面側で前記第1の並列pn構造のpn繰り返しピッチと同じ部分とを有することを特徴とする半導体素子。
IPC (2件)：
H01L29/78 ,  H01L21/336
FI (7件)：
H01L29/78 652H ,  H01L29/78 652N ,  H01L29/78 652P ,  H01L29/78 652T ,  H01L29/78 658E ,  H01L29/78 658G ,  H01L29/78 658A
引用特許：
出願人引用 (3件)

前のページに戻る

TOP

BOTTOM