特許
J-GLOBAL ID：200903034047181434

ラッチ、およびD型フリップフロップ

発明者：
平入 孝二

平入 孝二 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2000-293870
公開番号（公開出願番号）：特開2002-111448
出願日： 2000年09月27日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】消費電力削減を図れるラッチおよびD型フリップフロップを提供する。【解決手段】マスタ側ラッチ11にインバータループを備え、第1の出力節点HXおよび第2の出力節点Hを同期信号Φに同期して短絡または分離する平衡手段としてのPMOSトランジスタPT113を設ける。そして、Φ=0の第1の出力節点H Xと第2の出力節点Hとは短絡され、両出力節点の電位は同電位となる。このときの第1および第2の出力節点の電位は、たとえば完全な論理1の電位よりも若干低い電位に初期化される。これによってマスタ側ラッチ内節点の電位振幅は小さくなり消費電力が削減される。そして、第1および第2の出力節点の初期化電位は、スレイブ側に接続される論理回路に対しては論埋1として扱われるに十分な電位を持つ。このため、誤動作や貫通電流の恐れは無い。
請求項（抜粋）：
第1の出力節点と、第2の出力節点と、第1の中間節点と、第2の中間節点と、第3の中間節点と、第1および第2の電源端子を備え、第1の電源端子が上記第1の中間節点に接続された第1のインバータと、第1および第2の電源端子を備え、第1の電源端子が上記第2の中間節点に接続された第2のインバータとを有し、上記第1のインバータの出力端子および上記第2のインバータの入力端子が上記第1の出力節点に接続され、上記第2のインバータの出力端子および上記第1のインバータの入力端子が上記第2の出力節点に接続されたインバータループと、上記第1の出力節点および第2の出力節点を、同期信号が第1の電位レベルのときに電気的に接続し、第2の電位レベルのときに分離する平衡手段と、上記第1の中間節点と上記第3の中間節点とを、データ入力信号が第1の電位レベルのときに電気的に分離し、第2の電位レベルのとき接続する第1の入力判別手段と、上記第2の中間節点と上記第3の中間節点とを、上記データ入力信号の反転信号が第1の電位レベルのときに電気的に分離し、第2の電位レベルのとき接続する第2の入力判別手段と、抵抗成分を含み、上記第1の中間節点と上記第2の中間節点との間に接続された接続手段と、上記第3の中間節点と基準電位とを、同期信号が第1の電位レベルのときに電気的に分離し、第2の電位レベルのときに接続する電源分離手段とを有するラッチ。
IPC (2件)：
H03K 3/0233 ,  H03K 3/3562
FI (2件)：
H03K 3/023 C ,  H03K 3/356 C
Fターム (14件)：
5J034AB03 ,  5J034AB05 ,  5J034CB01 ,  5J034DB03 ,  5J034DB08 ,  5J043AA03 ,  5J043AA05 ,  5J043EE01 ,  5J043HH01 ,  5J043HH04 ,  5J043JJ04 ,  5J043JJ10 ,  5J043KK02 ,  5J043KK06
引用特許：
審査官引用 (4件)
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