特許

J-GLOBAL ID：200903034093057829

半導体記憶装置及びその製造方法

発明者： 遠藤 哲郎 ,  舛岡 富士雄 ,  谷上 拓司 ,  横山 敬 ,  竹内 昇
出願人/特許権者： 舛岡 富士雄 ,  シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-266490
公開番号（公開出願番号）：特開2003-086714
出願日： 2001年06月23日
公開日（公表日）： 2003年03月20日
要約：

【要約】【課題】 占有面積の増加なしに浮遊-制御ゲート容量比を増大させ、プロセスに起因するセル特性のばらつきを抑えた製造方法を提供する。【解決手段】 半導体基板上に第1絶縁膜を形成し、該第1絶縁膜をパターニングして互いに分離された島状絶縁膜を形成し、該島状絶縁膜の側壁に第1導電膜をからなる電荷蓄積層をサイドウォール状に形成し、該電荷蓄積層の側壁に層間容量膜を介して第2の導電膜からなる制御ゲートをサイドウォール状に形成し、前記島状絶縁膜をパターニングして基板表面の一部及び第1導電膜の側壁を露出させ、露出した前記第1導電膜の側壁にトンネル絶縁膜を形成し、該トンネル絶縁膜に接するようにエピタキシャル成長により島状半導体層を形成し、前記島状半導体層における第1の導電膜に対向する領域に不純物を導入する工程とを含む半導体記憶装置の製造方法。

請求項（抜粋）：

半導体基板上に第1の絶縁膜を形成する工程と、該第1の絶縁膜をパターニングして、互いに分離された島状絶縁膜を形成する工程と、該島状絶縁膜の側壁に第1の導電膜をからなる電荷蓄積層をサイドウォール状に形成する工程と、該電荷蓄積層の側壁に層間容量膜を介して第2の導電膜からなる制御ゲートをサイドウォール状に形成する工程と、前記島状絶縁膜をパターニングして、前記半導体基板表面の一部及び第1の導電膜の側壁を露出させる工程と、露出した前記第1の導電膜の側壁にトンネル絶縁膜を形成する工程と、該トンネル絶縁膜に接するように、エピタキシャル成長により島状半導体層を形成する工程と、前記島状半導体層における第1の導電膜に対向する領域に不純物を導入する工程とを含むことにより、半導体基板と、少なくとも1つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも1つのメモリセルとを有し、該メモリセルの少なくとも1つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置を製造することを特徴とする半導体記憶装置の製造方法。

IPC (8件)：

H01L 21/8247 ,  H01L 21/8242 ,  H01L 21/8244 ,  H01L 27/108 ,  H01L 27/11 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 29/78 371 ,  H01L 27/10 434 ,  H01L 27/10 671 A ,  H01L 27/10 671 B ,  H01L 27/10 671 C ,  H01L 27/10 381

Fターム (38件)：

5F083AD04 ,  5F083AD06 ,  5F083BS02 ,  5F083BS37 ,  5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP42 ,  5F083EP55 ,  5F083EP76 ,  5F083ER03 ,  5F083ER21 ,  5F083GA09 ,  5F083GA22 ,  5F083JA04 ,  5F083JA32 ,  5F083NA01 ,  5F083NA06 ,  5F083PR12 ,  5F083PR25 ,  5F083PR36 ,  5F101BA13 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BB02 ,  5F101BC02 ,  5F101BD10 ,  5F101BD16 ,  5F101BD32 ,  5F101BD34 ,  5F101BD35 ,  5F101BH03 ,  5F101BH04 ,  5F101BH05 ,  5F101BH09 ,  5F101BH11