特許

J-GLOBAL ID：200903034153409207

パワーゲーティング回路およびそれを動作させる方法

発明者： マイケル・シィ・パリス ,  キム・シィ・ハーディー
出願人/特許権者： ユナイテッド・メモリーズ・インコーポレーテッド ,  ソニー株式会社
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-145060
公開番号（公開出願番号）：特開2004-201268
出願日： 2003年05月22日
公開日（公表日）： 2004年07月15日
要約：

【課題】漏れ電流および結果として生じる電力損失を最小限にする。【解決手段】パワーゲーティング回路は、メモリ回路等の、第1の電源端子および第2の電源端子を有するMOS回路と、MOS回路の第1の電源端子に結合されるドレインを有するP-チャネルトランジスタ12と、MOS回路の第2の電源端子に結合されるドレインを有するN-チャネルトランジスタ16とを含む。負のVGS電圧が待機モード中にトランジスタ12および16において設定され、昇圧されたVGS電圧がアクティブモード中にトランジスタ12および16において設定される。【選択図】 図1

請求項（抜粋）：

パワーゲーティング回路であって、 第1の電源端子、および接地される第2の電源端子を有するMOS回路と、 供給電圧のVDD電源に結合されるソース、MOS回路の第1の電源端子に結合されるドレイン、および制御電圧を受取るためのゲートを有する、アクティブモード中に昇圧された負のVGS電圧を設定し、待機モード中に昇圧された正のVGS電圧を設定するためのP-チャネルトランジスタとを含む、パワーゲーティング回路。

IPC (3件)：

H03K17/687 ,  H03F3/72 ,  H03K19/00

FI (3件)：

H03K17/687 G ,  H03F3/72 ,  H03K19/00 A

Fターム (37件)：

5J055AX00 ,  5J055AX52 ,  5J055BX17 ,  5J055CX27 ,  5J055DX22 ,  5J055DX61 ,  5J055DX64 ,  5J055DX65 ,  5J055DX72 ,  5J055EX02 ,  5J055EY21 ,  5J055EZ29 ,  5J055EZ54 ,  5J055FX18 ,  5J055FX37 ,  5J055GX01 ,  5J055GX02 ,  5J055GX04 ,  5J056AA00 ,  5J056BB00 ,  5J056CC00 ,  5J056CC29 ,  5J056DD13 ,  5J056EE06 ,  5J056FF06 ,  5J056FF07 ,  5J056GG06 ,  5J056HH01 ,  5J056KK01 ,  5J500AA01 ,  5J500AA51 ,  5J500AC00 ,  5J500AF18 ,  5J500AH10 ,  5J500AH17 ,  5J500AM21 ,  5J500AT06

引用特許：

審査官引用 (3件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平7-271574   出願人：三菱電機株式会社
• 論理回路
  公報種別：公開公報   出願番号：特願平8-206557   出願人：日本電信電話株式会社
• CMIS型集積回路装置及びその製造方法
  公報種別：公開公報   出願番号：特願平6-326988   出願人：沖電気工業株式会社