特許
J-GLOBAL ID：200903034340432425
イベント型テストシステム
発明者：
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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2001-160109
公開番号（公開出願番号）：特開2002-071763
出願日： 2001年05月29日
公開日（公表日）： 2002年03月12日
要約：
【要約】 (修正有)【課題】メモリやロジックデバイスを含む複数の半導体デバイスを同時にテストするためのモジュール構造のイベント型テストシステムを提供する。【解決手段】このテストシステムは、複数のピンユニットを有する2またはそれ以上のテスタモジュール24を有し、各ピンユニットは、被試験半導体デバイス(DUT)のピンに対応している。テスタモジュールを収容するためのメインフレームと、テスタモジュールと被試験デバイス間を電気的に接続するためにそのメインフレーム上に装備されたテストフィクスチャと、テストシステムの総合的動作を制御するホストコンピュータ35と、個別メモリあるいは被試験デバイスに埋込まれたメモリをテストするためのメモリテストパターンを生成するためのアルゴリズミックパターンおよびソフトウェアツールのライブラリを格納するデータ記憶部とを有する。各テスタモジュールは、互いに独立して動作する。
請求項（抜粋）：
半導体デバイスをテストするためのイベント型テストシステムにおいて、おのおのが複数のピンユニットを有する2またはそれ以上のテスタモジュールを有し、その各ピンユニットは、被試験半導体デバイスのピンに対応し、2またはそれ以上のテスタモジュールを収容するためのメインフレームと、上記テスタモジュールと被試験デバイス間を電気的に接続するためにそのメインフレーム上に装備されたテストフィクスチャと、上記テスタモジュールとのコミュニケーションを行いテストシステムの総合的動作を制御するホストコンピュータと、そのホストコンピュータによりアクセスされ、個別メモリあるいは被試験デバイスに埋込まれたメモリをテストするためのメモリテストパターンを生成するためのアルゴリズミックパターンおよびソフトウェアツールのライブラリを格納するデータ記憶部と、を有し、上記テスタモジュールのそれぞれは、互いに独立して動作し、試験対象メモリに関する情報やメモリテストアルゴリズムは、メモリテストの開始前にホストコンピュータにより指定されるように構成したことを特徴とするイベント型テストシステム。
IPC (12件)：
G01R 31/28
, G01R 31/3183
, G06F 11/22 310
, G06F 11/22
, G06F 11/22 330
, G06F 11/22 350
, G06F 11/25
, G06F 12/16 330
, G11C 11/401
, G11C 11/41
, G11C 29/00 651
, G11C 29/00
G06F 11/22 310 B
, G06F 11/22 310 V
, G06F 11/22 330 B
, G06F 11/22 350 F
, G06F 12/16 330 A
, G11C 29/00 651 P
, G11C 29/00 651 Z
, G01R 31/28 H
, G01R 31/28 J
, G01R 31/28 Q
, G01R 31/28 Y
, G01R 31/28 F
, G01R 31/28 B
, G11C 11/34 Z
, G11C 11/34 371 Z
, G06F 11/26 310
2G132AA01
, 2G132AA08
, 2G132AB01
, 2G132AC09
, 2G132AE02
, 2G132AG02
, 2G132AL25
, 5B015HH00
, 5B015JJ00
, 5B015RR03
, 5B015RR06
, 5B018GA03
, 5B018HA01
, 5B018JA01
, 5B018JA22
, 5B018QA13
, 5B048AA19
, 5B048AA20
, 5B048CC07
, 5B048DD05
, 5B048DD08
, 5L106DD04
, 5L106DD06
, 5L106DD22
, 5L106DD25
, 5L106GG07
, 5M024AA91
, 5M024BB30
, 5M024BB40
, 5M024KK35
, 5M024MM02
, 5M024MM05
出願人引用 (10件)
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審査官引用 (11件)
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