特許

J-GLOBAL ID：200903034457218041

不揮発性半導体メモリおよびそれを内蔵した半導体集積回路並びにメモリの書込み時間調整方法

発明者： 矢田 直樹 ,  松原 清
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平10-101139
公開番号（公開出願番号）：特開平11-297086
出願日： 1998年04月13日
公開日（公表日）： 1999年10月29日
要約：

【要約】【課題】 フラッシュメモリの記憶素子を構成するMOSFETはプロセスによってゲート酸化膜の厚みなど素子の各部の寸法やドレイン領域の不純物濃度などのパラメータがばらつくが、それによって書込み時間が大きく変動する。その結果、基準電圧調整のみ行なったフラッシュメモリについて書込み時間による選別試験を行なうと、良品率が低下するという課題がある。【解決手段】 基準電圧発生回路(50)と書込み用の高電圧を発生する第1の昇圧回路(90,70)と消去用の高電圧を発生する第2の昇圧回路(90,80)とを有する電源回路(25)および電源切替え回路を備えた不揮発性半導体メモリもしくはそれを内蔵した半導体集積回路において、上記基準電圧発生回路より発生される基準電圧を調整する第1のトリミング回路(53)と、上記第1の昇圧回路より発生される書込み用の高電圧を調整する第2のトリミング回路(72,92)とを設けるとともに、上記記憶素子への書込み電圧の印加回数を計数し、計数結果に応じて上記第1の昇圧回路の発生電圧を変化させるようにした。

請求項（抜粋）：

基準電圧発生回路と書込み用消去用の高電圧を発生する昇圧回路とを有する電源回路および電源切替え回路を備え、ゲートとソースとウェルおよびドレインを有する記憶素子のしきい値を上記ゲート、ソース、ウェルおよびドレインに印加する電圧を制御して変化させデータを記憶させるように構成された不揮発性半導体メモリにおいて、上記基準電圧発生回路より発生される基準電圧を調整する第1のトリミング回路と、上記昇圧回路より発生される書込み用消去用の高電圧を調整する第2のトリミング回路とを設けるとともに、書込み消去所要時間を計数する手段を設け、この計数結果に応じて少なくとも上記第2のトリミング回路のトリミング値を設定し書込み消去用の昇圧回路の発生電圧を変化させるようにしたことを特徴とする不揮発性半導体メモリ。

IPC (2件)：

G11C 16/02 ,  G11C 16/06

FI (3件)：

G11C 17/00 611 E ,  G11C 17/00 632 C ,  G11C 17/00 632 A

引用特許：

審査官引用 (2件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平6-040935   出願人：株式会社東芝
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平5-344152   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社