特許

J-GLOBAL ID：200903034566201507

容量素子の製造方法

発明者： 柴田 義行
出願人/特許権者： 松下電子工業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-201894
公開番号（公開出願番号）：特開2000-031417
出願日： 1998年07月16日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 下部電極を構成するシリコン膜の表面にシリコン結晶粒を成長させる熱処理の温度及び時間のマージンを拡大する。【解決手段】 シリコンからなる半導体基板10の上に、コンタクトホール11aを有する層間絶縁膜11を形成する。層間絶縁膜11の上に、シリコンに不純物が低濃度でドーピングされてなる低濃度の非晶質シリコン層12中に、シリコンに不純物が高濃度でドーピングされてなる高濃度の不純物含有シリコン領域13を分散させた導電膜を堆積した後、該導電膜をパターニングして下部電極15を形成する。下部電極15に対してSiH4 又はSi2H6雰囲気中において、500〜900°Cの温度下において熱処理を行なって、下部電極15の表面にシリコン結晶粒16を成長させる。下部電極15の表面に容量絶縁膜となるタンタル酸化膜17を堆積した後、タンタル酸化膜17の上に上部電極18を形成する。

請求項（抜粋）：

シリコンに不純物が低濃度にドーピングされてなる低濃度の非晶質シリコン層中に、シリコンに不純物が高濃度にドーピングされてなる高濃度の不純物含有シリコン領域を分散させた下部電極を半導体基板の上に形成する工程と、前記下部電極の表面にシリコン結晶粒を成長させて、前記下部電極の表面を粗面化する工程と、粗面化された前記下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上に上部電極を形成する工程とを備えていることを特徴とする容量素子の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 651

Fターム (16件)：

5F038AC05 ,  5F038AC10 ,  5F038AC14 ,  5F038EZ14 ,  5F038EZ17 ,  5F083AD42 ,  5F083AD61 ,  5F083AD62 ,  5F083JA06 ,  5F083JA33 ,  5F083JA34 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083PR21 ,  5F083PR33

引用特許：

審査官引用 (2件)

• 半導体容量素子の形成方法
  公報種別：公開公報   出願番号：特願平8-114637   出願人：日本電気株式会社
• 凹凸状ポリシリコン層の形成方法及びこの方法の実施に使用される基板処理装置並びに半導体メモリデバイス
  公報種別：公開公報   出願番号：特願平9-332408   出願人：アネルバ株式会社