特許
J-GLOBAL ID:200903034925624583
半導体装置
発明者:
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出願人/特許権者:
代理人 (1件):
山田 稔
公報種別:公開公報
出願番号(国際出願番号):特願2001-069019
公開番号(公開出願番号):特開2002-270830
出願日: 2001年03月12日
公開日(公表日): 2002年09月20日
要約:
【要約】【課題】 実使用時における高電圧・高湿下での経時的な耐圧低下を抑制でき安定性のある高耐圧横形MISFET素子を備えた半導体装置の提供。【解決手段】 降伏ドレイン電圧700Vの高耐圧横形MISFET素子を備えた半導体装置において、フィールドプレートFP1の熱酸化膜8のソース側端からの張出し長さMc〔μm〕と、フィールドプレートFP1の張り出し先端直下における総絶縁膜(8,10)の膜厚Tox〔μm〕とすると、Mc,Toxを、以下の不等式を満たす下限値Mcmin,Tcmin以上と設定する。Tcmin≦7 Mcmin≧35-5Tcminこれにより、実使用時においてモールド樹脂15の界面に電荷蓄積が成長しても、B点及びC点での電界強度がA点でのそれよりも常に低く、経時的な耐圧低下と、経時的なオン電流の低下を抑制でき、700V耐圧を実現できる。
請求項(抜粋):
第1導電型基板の主面側に形成された第1導電型のチャネル領域と、このチャネル領域内の主面側に形成された第2導電型のソース領域と、前記第1導電型基板の主面側で前記チャネル領域から第2導電型のドレイン・ドリフト領域を介して離隔した第2導電型のドレイン領域と、前記ドレイン領域に導電接続するドレイン電極層と、前記チャネル領域をゲート絶縁膜を介してバックゲートとすると共に、前記ドレイン・ドリフト領域の主面上に形成された第1の絶縁膜上でドレイン側に向けて張り出てなるゲート電極層と、前記チャネル領域及び前記ソース領域に導電接続するソース電極層と、前記ゲート電極層の上に保護膜を介して被覆した樹脂被覆層とを備えた高耐圧横形MISFET素子を有する半導体装置であって、前記樹脂被覆層の未被覆又は剥離状態において前記ドレイン領域直下の電圧降伏犠牲部位が臨界電界強度に達する際の降伏ドレイン電圧をVdabs[V]として、前記ゲート電極層の前記第1の絶縁膜上での張出し長さMc[μm]と、前記ゲート電極層の張り出し先端直下における総絶縁膜の膜厚Tc[μm]とが、それぞれ以下の不等式を満足する下限値Mcmin,Tcmin以上であることを特徴とする半導体装置。350≦Vdabs≦1200Tcmin≦βMcmin≦35Mcmin≧-α(Tcmin-β)但し、α=3500/Vdabs、β=0.01Vdabs
IPC (4件):
H01L 29/78
, H01L 21/3205
, H01L 29/06 301
, H01L 29/41
FI (5件):
H01L 29/06 301 F
, H01L 29/78 301 X
, H01L 21/88 S
, H01L 29/44 E
, H01L 29/78 301 D
Fターム (45件):
4M104BB02
, 4M104CC01
, 4M104CC05
, 4M104FF10
, 4M104FF11
, 4M104GG08
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104GG18
, 4M104HH18
, 4M104HH19
, 4M104HH20
, 5F033HH08
, 5F033JJ01
, 5F033JJ08
, 5F033KK01
, 5F033KK04
, 5F033KK08
, 5F033UU05
, 5F033VV00
, 5F033VV03
, 5F033VV06
, 5F033XX00
, 5F033XX03
, 5F033XX08
, 5F033XX18
, 5F033XX23
, 5F140AA01
, 5F140AA03
, 5F140AA24
, 5F140AA25
, 5F140AA30
, 5F140AC21
, 5F140BF42
, 5F140BF53
, 5F140BH30
, 5F140BH41
, 5F140BH43
, 5F140BH47
, 5F140CA03
, 5F140CB01
, 5F140CB08
, 5F140CC08
, 5F140CD09
引用特許:
審査官引用 (6件)
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特開昭58-016572
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特開昭53-068581
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特開昭53-072577
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引用文献:
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