特許

J-GLOBAL ID：200903035459716800

フラッシュメモリデバイスの製造方法

発明者： 尹 在▲すん▼ ,  崔 定▲ひゅく▼
出願人/特許権者： 三星電子株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平10-352513
公開番号（公開出願番号）：特開2000-040754
出願日： 1998年12月11日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】 フローティングゲートの表面積を最大化すると共にフローティングゲートの表面の食刻損傷を防止するフラッシュメモリ素子の製造方法を提供する。【解決手段】 半導体基板51に活性領域を限定する素子分離膜53を形成する段階と、活性領域上にトンネル酸化膜55を形成する段階と、トンネル酸化膜形成後に半導体基板の全面に半導体膜57、保護膜及び第1導電膜を順次形成する段階と、素子分離膜上の第1導電膜を食刻してトンネル酸化膜上に第1導電膜パタンを形成する段階と、第1導電膜パタンの側壁にスペーサを形成する段階と、第1導電膜パタン及びスペーサをマスクとして保護膜を食刻し保護膜パタンを形成する段階と、保護膜パタン間に露出した半導体膜を食刻してトンネル酸化膜上に半導体膜パタンを形成して素子分離膜を露出し、かつ保護膜パタンも露出する段階と、保護膜パタンを除去し、また、半導体膜パタンをドーピングする段階と、半導体膜パタンをドーピング後に半導体基板の全面に層間絶縁膜65及び第2導電膜67を順次形成する段階と、を含むことを特徴とする。

請求項（抜粋）：

半導体基板に活性領域を限定する素子分離膜を形成する段階と、活性領域上にトンネル酸化膜を形成する段階と、トンネル酸化膜形成後に半導体基板の全面に半導体膜、保護膜及び第1導電膜を順次形成する段階と、素子分離膜上の第1導電膜を食刻してトンネル酸化膜上に第1導電膜パタンを形成する段階と、第1導電膜パタンの側壁にスペーサを形成する段階と、第1導電膜パタン及びスペーサをマスクとして保護膜を食刻し保護膜パタンを形成する段階と、保護膜パタン間に露出した半導体膜を食刻してトンネル酸化膜上に半導体膜パタンを形成して素子分離膜を露出し、かつ保護膜パタンも露出する段階と、保護膜パタンを除去し、また、半導体膜パタンをドーピングする段階と、半導体膜パタンをドーピング後に半導体基板の全面に層間絶縁膜及び第2導電膜を順次形成する段階と、を含むことを特徴とするフラッシュメモリデバイスの製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

引用特許：

審査官引用 (4件)

• 特開平3-034578
  
• NAND構造の半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-279070   出願人：ローム株式会社
• 特開昭62-200755
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-318130   出願人：富士通株式会社